华为韬定律和amd3d堆叠区别
我是台湾人，也是中国人。大家好，杨峰。前几日，华为发表了芯片制造技术的涛定律，网络上很多人认为这是半导体制造工程的技术突破，特别是中国缺乏先进制造技术下的弯道超车， 但是其中所涉及的技术非常复杂，也未必是许多网络博主认为的弯道超车。 从 cpu、 gpu 等芯片架构设计来看，采用这项技术会导致许多的工序需要重新设计，其中涉及许多技术上的困难。 以全球范围来看，一些世界芯片大厂也在往这个方向努力，不是只有华为一家，但是华为的做法更深入，如果做到了，那真的是要佩服华为。给予掌声。 今天我们会用最浅显的文具向大家解析报告，与韬定律相关的芯片设计制造，一定听得懂，听不懂可以找我算账。 简单说，华为发表的 top 定律是利用空间折叠技术将芯片中的晶体管 transistor， 台湾称之为电晶体。从传统的二维平面布局改为三维的立体布局， 这样做有什么好处呢？因为三 d 布局可以提高整体芯片的运算速度。为什么？简单的从两个层次来说，第一，芯片中的晶体管密度很大，有巨量的芯片， 大家不要以为一个小小的芯片了不起，几个公分大小，但是内中可能有几个亿、几十个亿的晶体管。 就以早期的 intel pentium 芯片 pentium 来说，有三百一十万个晶体管，其后的 iphone 有 七点七到数十个亿的晶体管。 第二，晶体管的距离很遥远。当我们说一些晶体管的距离遥远，有些人可能会说，你在开玩笑吧，就几公分大小的芯片，有多远呢？ 虽然一颗芯片的实体不是很大，但是把这么多的晶体管放在一个芯片里头，从芯片的围观世界来看，这颗芯片就像是一座城市，一座超大型的城市， 就像我们看到的纽约、旧金山、上海、北京一样的超大都市，其中有很多的房子、楼层、办公楼、道路、桥梁，还有仓库、红绿灯等。 由于这个超大城市太大了，区的面积广，因此又分隔成北区、南区、东区、西区或是行政区、市中心、文旅中心、朝阳区、静安区、闵行区等。 但是如果从南区到北区，途中可能需要经过一些其他的区域，也会通过许多条的道路、桥梁飞，但距离遥远，时间也就耽搁了。 但是如果把北区翻到南区的上方，可以直接上去，距离不就短了吗？时间也快多了吗？ 类似的道理，一些经济管到另外一区的经济管，路途遥远，道路也很长，好比说计算单元到存储区。 大家不要以为精密管很小，微电子的电路很小，当你从微电子的世界切入一点点，距离就变得很遥远。 如果道路很长，不管你是搭乘汽车还是电车，能量的消耗就大了，产生的热能也多了，对吧？ 如果把一些距离比较遥远的经力管，利用空间技术把它们翻过来或是折叠上来，它们之间的传输距离就变短了，对吧？ 也就是说，距离变短之后，彼此数据的传输速度可以加快，所需的时间少了。换句话说，整体芯片的效率提高了，速度变快了，能耗也可能降低，这就是他的定律的基本概念。 这个说法看起来很有概念，绝对是一个好主意。然而，事情起来可不容易啊。 想想看，把平面的城市变成立体，道路要怎么搭建？交通耗资要怎么做呢？物流要怎么做？如何传输？这些都是问题。 利用空间折叠技术，不是简单的把一些精密管或是逻辑门 gate 搬上来就可以，而是整个芯片架构几乎都要重新做，不论是 cpu 还是 gpu。 第一个可以想到的问题是，芯片设计软件 e d a。 得要重新写，传统 e d a 软件没有办法处理三 d 芯片的架构。 二零二零年五月，美国对华为寄出了零技术的芯片封锁，不管是软件、硬件还是设备，只要用上了美国的技术，都不得销售给华为，得要向美国政府申请许可。这当中就包括了 eda 设计软件， 世界三大 e d a 软件公司， synopsis、 cadence 还有 sims。 它们的 e d a 是 建立在平面的 cmos 时代，要资源空间折叠技术，这些 e、 d a 软件需要升级，要重新构造。 其中一个最困难的地方是布线 routeing。 二零二零年，我们说 routeing 是 一天软件中的一个核心重点，就好像超大城市中的道路、桥梁、高速公路要如何连接一样。 想想看，一个几十亿晶体管该如何连接呢？金属线该怎么相连？那是非常复杂庞大的工程。当我们把城市的各区域翻转过来，折叠起来，道路桥梁是不是要重新规划，重新做呢？ 当晶体管的数量增加，又从二 d 变成了三 d， 布线的复杂度 routing capacity 会更高， 只有这些吗？当然不止了，还要加上电力与散热的问题。几十亿颗的晶体管放在一个狭小的空间，电力的消耗与散热都是问题。 就像在城市中，大家都开空调，大量的汽车行驶，大量使用用电，非但电力的消耗大，也会产生热量，更何况是在狭小的空间的芯片里头呢？ 过去的平面空间，芯片散热是由芯片的上方或下方，但是在三 t 架构的芯片中间层，会变成一个超热的火炉，散热是一个大问题。 整体来说，三 t 堆叠的芯片，整个电力网散热结构都要重新设计。 还有，在三 d 架构下，时钟同步也比以前困难，同样需要在一到多个时钟周期卡塞口之内确保指令的完成。 此外，金属线路布线在三 d 环境下，困难度也增高了，因为金属线的连接也需要是立体的。 前面提到了 e d a 软件，其中的绕顶布线是在设计上解决金属路线的问题。 如果以城市交通做比喻， e d a 需要决定路线怎么走，用哪一层的金属，怎么避开道路的拥塞，怎么满足它命，怎么减少延迟。 在实际的制造过程中，要实现金属线路的铺设问题，显然三 d 架构的复杂度比平面要困难的多。 总结来说，三 d 架构的金属互联电源网络、始终网络热管理都必须要立体化，复杂度就增加了。 最后，软件与编辑器也要更改，要决定数据怎么切割，各个存储要怎么配置，这就使得编辑器 can play 了。还有调度器 scheduled 需要配合新的三 d 架构。 说了几个困难度，再来谈谈为什么空间折叠技术能够增加整体芯片的效率，运算速度就比较容易了解了。 前面提到的，晶体管的距离近了，传输速度就快了，这是简单的说法，我们再继续推， 其实晶体管的速度已经很快了，先进 cpu、 gpu 的 运算瓶颈，像是大城市里的交通问题，也就是数据的传输，数据传输的问题， 计算单元往往不是不够快，而是等不到数据，尤其是存出去 memory 的 速度并没有跟上处理器的发展速度。 重点是要把存储与计算的距离缩短来提高效能。当然，这是简化的说法，重点是把计算与存储堆叠起来，减少距离，甚至和与和之间也可以堆叠。 如果有本事把芯片中所有的精密管或是基本计算的逻辑门 get 都堆叠起来，做成一个完美的三 d 布局，对运算的提升就完美了。 但是要强调一点，不是只有华为在堆叠或三 d 架构上努力，因为达 m d、 台积电都在研发这方面的技术，它们也在疯狂地发展 h b n c o w o s 三 d 封装。 如果华为没有发布淘号定律，一般还是会认为英伟达、 md 在 三 d 系统架构与设计方面领先台积电、三星、 intel 在 堆叠技术的制程上领先。 这是为什么？说华为淘号定律并非是弯道超车，而是在另一个赛道上发力奔跑。 只不过华为的堆叠技术更深入，这是重点。英伟达与 md 的 堆叠技术是在三 d 封装，新力却不在技术上堆叠。而华为的堆叠技术是在最基本的逻辑门拉去 get 之间堆叠， 也就是刚刚提到的完美堆叠。当你在最基础的源接上进行堆叠，这就有了最大的挥洒空间，当然能够达到最大化的效果了。 最大的挥洒空间意味着设计上的自由度，因为没有任何的限制，可以尽情堆叠，尽情发挥。但是这也意味着复杂度与困难度是最大的。这就是为什么华为称之为掏定律定律的原因， 既然名字为定律，那就像摩尔定律一样，会有很多阶段的改进。华为敢发表套定律，肯定在这方面深耕许久了，并且在未来有了完整的进阶计划，进行一系列的技术堆叠与效能的提升。 根据华为的说法，在第一阶段，二零二六年秋季，也就是今年，把逻辑折叠技术先导入手机芯片的设计与制造，这是麒麟芯片方面。 第二阶段是二零三零年前后，导入 ai 芯片，这是在深腾芯片方面。 由于现阶段中国仍然在研发 uv 光刻机，与世界先进晶源制造大厂相比，例如台积电、三星与 intel， 中国的芯片产业仍然缺乏高端芯片制成技术， 在这个背景之下，发展三 d 折叠技术也是不得不然的办法。更贴切点说，中国现代化是两手并进，一方面持续发展 uv 光科技与先进制程技术， 另一方面路遇于对叠技术，二者同时并进，有可能在二零三零年前后，这两者都取得突破，在芯片的性能上一举赶上世界最先进的芯片技术所能够达到的效能。 我们做一个结论， goldenmore 于一九六五年提出的摩尔定律，至今已经很多年了，然而摩尔定律近来已经放缓了，而且成本是越来越高，不再适用之前描绘的发展速度， 这是因为晶体管已经小到了接近物理极限，没办法再进一步下去。华为大胆的用上了定律的字眼，这表示并且是在最底层的逻辑门进行堆叠，有无限的挥洒空间。 摩尔定律是把经理管越做越小，我今天也大胆地解释，华为掏定律要把逻辑门 get 距离越拉越短，或是说在研发的道路上把更多的逻辑门缩短距离， 如此就成就了韬定律的发展路径。说到这里，我们再换一个角度思考，如果二零三零年中国有了 uv 光刻机，再叠加华为领先的堆叠技术，那岂不是超越了美西方吗？ 二零三零年会是关键年，大家拭目以待。今天的分析和推理就说到这里，这里是风云天下扬风视频扬风天下谈，谢谢各位的收看，我们下期再会，大家平安周末愉快！
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01:33查看AI文稿AI文稿华为发布的涛定律到底是不是原创？是忽悠吗？还是硬核的科技？今天我们来深度的解读一下涛定律涉及到的某些单项技术，其实在业界是早就有所探索的，包括什么三 d 堆叠啊，优化信号延迟啊这些理论方向和技术方案，其实很多大的公司都在做， 只是这些理论并非是用在芯片上的，就比如英伟达的 nv link， 它解决的是系统层之间的信号延时，我们可以把它叫做系统层的掏。那么台积电大力发展的这个三 d 堆叠技术，它缩短的是电路层和芯片层之间的物理距离，可以理解为电路层和芯片层之间的掏。 amd 推出的小芯片架构，也是为了解决芯片之间的一个通信效率的问题，也是属于芯片层的掏。 但是问题就在于，华为提出的掏是更加微观的，是应用于一个芯片内部的，而不是芯片与芯片之间，或者芯片与系统之间的。业界其他的方案都是更加宏观的，而华为是把这一理论应用于芯片内部， 单颗芯片内部。更加通俗易懂的来说，台积电和英特尔的堆叠方案相当于把多栋楼叠在了一起，而华为的折叠逻辑是把一栋楼里面的不同楼层 通过重新设计，让每层的走廊更短。所以总结起来，华为的创新在于把这些技术整合成一套完整的理论体系，并配套了逻辑折叠这一核心的实现路径。这套完整的理论体系，统一的实践方案，毋庸置疑是华为的原创。
703程序员小布
09:34查看AI文稿AI文稿芯片行业要变天了，但不是因为光刻机，而是因为两个你完全想不到的行业。五月二十五号， 华为发了个东西叫掏定律，在各大微信群中引发了激烈争吵。有人说华为的逻辑折叠，这不就是三 d 堆叠换皮吗？台积电的堆叠工艺， 韩国三星的 hbm 都玩多少年了，华为搁这重新发明轮子呢？还有一些媒体在那里探讨各种意义，扯到贸易战之类更是离题万里。今天这条不吹不黑，就干两件事。第一，用一个大白话比喻， 把逻辑折叠和三 d 堆叠的区别给你讲透，听完你还觉得是换皮算我输。第二， 告诉你，这玩意出来，到底谁在闷声发财，不是设计，不是设备，也不是半导体材料，是另外两个赛道正站在风口上。华为讲的芯片不是大家最熟悉的 cpu 或者 gpu 单品，而是 soc 芯片是一整套芯片集群，最常见的 soc 就是 手机芯片， 比如高通枭龙、联发科天玑、苹果 a 系列，以及今天的主角华为海思麒麟。 soc 芯片内部总共可以分为三大模块，逻辑模块主要有 cpu、 gpu、 npu 是 大脑，负责计算与决策。 存储模块主要有 slam、 缓存、内存。控制器是记忆，负责暂存和搬运数据。模拟模块包括射频、电源管理、音频等，是感官与接口，负责连接真实世界来上比喻这个比喻你要是听懂了整件事，你就懂了百分之九十。 想象一下， soc 芯片就是一个交通系统逻辑模块， cpu、 gpu 是 飞机数据，通过飞机的时速是九百公里。存储模块是火车数据通过火车的时速是三百公里，模拟模块 是汽车，数据通过汽车的时速是一百二十公里，他们的最优速度天生就不一样。传统 soc 是 什么？是修了一条大马路，让飞机、火车、汽车全挤在上面，数据通过汽车是一百二十，数据通过火车是三百，数据通过飞机是九百。 出什么问题？为了兼顾三者的速度差异，不得不牺牲汽车和飞机的最佳速度。汽车速度升为三百，飞机速度降为三百， 于是出现了很多高端手机的信号，其实还不如工艺更落后的诺基亚情况。这就是传统芯片的工艺。锁死？那传统三 d 堆叠做了什么？他想了个办法，把汽车挪成三层，把火车挪成三层，把飞机挪成三层。同等面积下，单位时间通过的数据总量 确实比原来一层的汽车、一层的火车、一层的飞机要多。但有个致命问题没解决，他们脚下的路还是同一种路，数据通过飞机的速度上线，仍然被那条混合马路锁死， 不得不照顾汽车和火车的节奏。一句话，传统三 d 堆叠只是把同类交通工具挪高了，让数据流量变大， 但没有解决路本身就是混合路这个根本瓶颈。那逻辑折叠做了什么？不是盯着落更多层的飞机、汽车、火车，也不是追求用更小尺寸让飞机飞得更快，而是直接建三条完全不同规格的专用道路。逻辑层飞机跑道 用最先进的三纳米工艺铺，专门为高速起降设计，全力冲刺九百公里，不用管火车和汽车。这条路上，飞机处理数据的吞吐量能拉到物理极限， 存储层重在铁轨，专门为火车的高密度大容量设计，三百公里满载跑，不用被飞机跑道的标准绑架，火车的数据货运量直接拉满。模拟层，柏油公路专门为汽车的稳定低成本设计，安安稳稳一百二十公里， 不承担天价跑道成本，汽车的通行效率按自己的节奏走。然后这三条专用道路通过超级立交桥，在垂直方向上无缝连接。飞机、火车、汽车。物理上各有各的路，但功能上是一个协调运转的整体系统。核心区别一句话， 传统三 d 堆叠是在同一条混合马路上把交通工具层高摞高，通过的流量确实变多了，但路没变。逻辑折叠是直接修了三条专用高速路，彻底变了。逻辑层，飞机跑道独立制造， 用最先进的三纳米工艺晶体管极致优化，全力冲刺高频，不需要迁就模拟电路的耐压要求，也不需要迁就存储的密度。优化。存储层，火车轨道独立制造， 用专门的 sram 高密度工艺，可以做到比逻辑芯片内嵌 sram 高得多的存储密度，不需要被逻辑芯片的工艺节点绑架。磨腻层， 汽车公路独立制造，用成熟稳定的二十八纳米甚至六十五纳米工艺，高耐压、低噪，升高可靠性，不需要承担先进制程的天价成本。而且有个数据特别硬，逻辑折叠在不改工艺节点的前提下， 单代干出百分之五十五的晶体管密度提升，按传统摩尔定律，这得两个制成节点三年时间才能追上来。同一个工艺平台性能待机飞跃，所以那些说换皮的属于没搞懂，一个是建交通工具，一个是道路重新规划，根本不在一个维度上。 当然，逻辑折叠和三 d 堆叠并不互斥，两者可以兼容，变成多层交通工具，跑在不同的专用道路上。 好技术讲透了，说第二件事，这东西出来，到底立好谁？答案是封装和散热，而且不是小立好，是直接把这两个行业从配角推到了 c 位。先说封装，刚才那个比喻里，三条专用高速怎么通过超级立交桥在垂直方向上无缝连接，靠的就是封装。 逻辑折叠的核心物理主体就是封装，过去封装干嘛的？芯片造好了，装壳引角追求就仨字，小薄、便宜。 成本占整颗芯片大概百分之十，妥妥的厚道配角搬运工。逻辑折叠时代， 封装从搬运工变成了路网总工程师。三层有缘芯片各自造完，要通过混合键合和规通孔在垂直方向上融合成一颗芯片，融合的精度直接决定待宽、延迟、工耗 量率。封装不再是把造好的芯片装起来，而是芯片制造的最关键，一公里成本占比从百分之十直接干到百分之三十到百分之四十。价值重估极强。数据说话， 全球先进封装市场二零二一年三百七十四亿美元，二零二七年预计冲到六百五十亿，涨百分之七十四。混合建核设备市场年复合率六十九百分之， 远超行业均值。更现实的是，华为今年秋季的新麒麟，就是第一颗完整搭载逻辑折叠的手机旗舰星，封装环节的订单和业绩确定性非常强，封装第一，受益主线 最硬。再说散热，这赛道可能比封装还猛。逻辑很简单，三条专用高速垂直堆叠，飞机在上面，火车在中间，汽车在下面。密度高了，但散热路径被严重压缩。平面时代，每个晶体管直接通过表面，散热 路径短，面积大，散热是事后活配风扇贴散热片。逻辑，折叠堆三层甚至更多之后，底层热量要穿过上面好几层才能出去。导热路径变长，热阻变大，层间热藕合 散不掉，再先进的架构，也只能降平。散热从事后配套变成了设计硬约束。传统铜铝散热，热导率三四百已经到物理极限了。这时候，一种材料被推到聚光灯下， 金刚石 c v d 金刚石热导率两千到两千两百，铜的五倍，铝的十倍，还绝缘，耐高温，化学稳定，目前唯一能覆盖芯片级、封装级、模组级三层散热需求的最优材料。关键是， 产业化拐点已经来了。二零二六年，产业界叫它金刚石散热产业化元年，全球市场预计破十二亿美元，增速百分之二百一十四，国内首条八英寸金刚石热成片产线已投产，热导率两千到两千二百， 通过英伟达、华为认证。美国 acash systems 今年二月已经交付全球首批搭载金刚石散热的 h 二百 gpu 服务器，不是 ppt， 是 商用交付。开元证券预测 到，二零三零年，仅 ai 芯片领域的金刚石散热市场四百八十亿到九百亿人民币。逻辑，折叠堆得越高，散热挑战越大，金刚石价值越突出。这两条线高度藕合，互相成就 好。总结，第一逻辑，折叠不是三 d 堆叠换皮，一个造更多层的交通工具，一个解决路怎么修，不是玩概念， 是设计范式的进步。第二，掏定律最大的受益者不是设计，不是设备，是风装和散热。这两个曾经最不起眼的配角被推到了性能竞赛的最中央，风装从搬运工升级为路网总工程师， 散热由事后配套变成设计应约束。掏定律能不能真正成为定律，需要时间检验。但有一件事确定 后，摩尔时代的芯片竞赛，战场焦点已经不仅仅是光刻机了，还有风装厂的对准台和散热材料的导热路径上。这就是滔定律最值得你关注的地方，下课！
357从产线到K线
06:27查看AI文稿AI文稿摩尔定律正式被中国公司改写。五月二十五号，华为在 i e e 大 会上扔了一颗核弹。掏定律。摩尔定律搞了几十年，把晶体管变小，华为说，不，我们换条路，把芯片叠起来。过去几十年，全世界芯片行业都在卷一个数字，七纳米、五纳米、三纳米、两纳米， 谁的制成更先进，谁就更强。但现在，华为突然提出了一个新的半导体定律，叫做掏定律。 这件事的核心不是华为发明了一个新概念，而是它可能代表着国产芯片不再只跟着摩尔定律卷制成，而是开始寻找另一条突围路线。那问题来了，这个新定律到底是什么意思？它会带来哪些产业机会？对应到 a 股又有哪些公司可能受益？今天我们把它讲清楚。先说结论， 所谓掏定律，简单理解就是芯片性能的提升，不一定只靠把晶体管做得越来越小，也可以靠缩短信号传输的时间。这里的掏代表的就是时间长数，延迟信号传输效率。 过去芯片行业提升性能，主要靠把房子盖得更小，晶体管越小，同样面积里塞进的晶体管越多，竟能就越强。但问题是，先进制成越来越难。一方面，两纳米、一点四纳米这样的制成技术门槛极高，另一方面， euv 光刻机又被严格限制。 所以，华为现在提出的思路是，既然我们暂时不能在最先进制程上硬碰硬，那能不能换一个维度，不是单纯卷筋皮管有多小，而是卷数据跑的有多快，连接有多短，系统协调有多高效。这就是韬定律背后的逻辑。 那它对产业链意味着什么？我认为最重要的不是芯片本身，而是三个方向。第一个方向叫做先进封装和高速互联。因为如果你要缩短信号传播时间，就要让芯片和芯片之间、板和板之间、服务器和服务器之间连接的更快、 更近、更高效。这就会带来三个直接机会，先进封装、 pcb 连接器对应到 a 股可以重点关注几类公司先进封装方向，比如长电科技、通富微电、华天科技、永曦电子，这些公司对应的是多芯片封装， chiplet、 易购集成， 简单说就是把多个芯片像搭积木一样组合起来，让它们协同工作。如果未来华为要通过系统级方式提升芯片性能，先进封装一定是绕不开的。第二类是 pcb 和封装基板，比如深南电路、兴森科技、沪电股份、盛宏科技。 为什么它们重要？因为 ai 服务器、交换机、超节点集群对高速 pcb 的 需求会大幅增加。以前大家可能只看单颗芯片，但在 ai 时代，真正决定算力效率的是整个系统芯片之间怎么连，服务器之间怎么连，数据中心内部怎么连，这就会让高速 pcb 的 价值量上升。 第三类是高速连接器和电缆，比如华丰科技、中航光电、瑞可达、电联技术、航天电器。 这类公司听起来没有芯片性感，但他们其实是算立高速公路的收费站，芯片再强，如果信号传不过去，系统性能也发挥不出来，抛定率强调的正是降低时延。所以高速背板连接器、高速电缆、服务器连接方案会成为一个非常关键的环节。 第二个大方向是光通信和光互联。这个方向也非常关键，因为当 ai 算力集聚越来越大，传统电信号连接会遇到瓶颈，数据中心内部未来会越来越多使用光模块、光芯片、归光方案，对应到 a 股可以看中，继续创 新、益盛、天福通信、光讯科技、元杰科技、世家光子、长光、华新。这条线的逻辑很清楚，华为强调超节点，强调系统及互联，最终都会增加对高速光通信的需求，尤其是八百 g、 一 点六 t 光模块以及硅光激光器，这些方向都可能首意。 所以如果说芯片是大脑，光通信就是神经系统， ai 集群越大，神经系统就越重要。第三个方向是国产半导体底座抛定率不是一个孤立概念， 它背后需要 e、 d a。 设备、材料制造、测试、整套国产半导体体系支撑。比如 e、 d a 方向可以关注华大九天、盖伦电子、广利威、新源股份，因为复杂芯片设计、先进封装系统及协同都离不开 e d a 工具。 半导体设备方向可以看北方华创、中微公司、拓金科技、华海青科、新源微、圣美上海。材料方向可以看安吉科技、互规产业、雅克科技、顶龙股份、南大光电、江枫电子。 这些公司不是最容易短线爆发的，但它们是国产半导体长期自主可控的底层资产，如果华为这条路线真的持续推进，最底层的设备材料 e、 d a 一定会长期受益。 最后还有一条线，就是华为升腾和 ai 算力生态，韬定律和华为的升腾鲲鹏超节点、零渠互联很可能会被市场放在一起理解，对应 a 股市场，会关注神州数码、拓维信息、软通动力、润和软件、四川长虹、恒维科技、高新发展。 但这里要提醒大家，这一类公司里面，概念弹性很大，但业绩兑现差异也很大。有的公司确实参与华为生态，但相关业务占总额收入的比例不一定高。所以不能只看华为概念四个字，还是要看三个东西，第一，是否真的有订单。第二，业务占比有多高。第三， 毛利率和利润能不能兑现。所以总结一下，华为这次提出抛定率，真正重要的地方在于，它可能代表国产芯片从单点制成追赶转向系统级性能突破。过去我们问的是这颗芯片是多少纳米， 未来可能还要问它的封装效率有多高，芯片之间连接有多快，系统协调能力有多强，整套算力集群的食言有多低。对应到 a 股，我认为可以分成三层看，第一层，短期弹性最强，先进封装、高速 pcb 连接器、光通信。 第二层，中长期确定性更强。 e d a， 半导体设备、半导体材料。第三层，主题热度最高，华为升腾、鲲鹏、超节点生态。但最后一定要记住一句话，概念是第一波，订单才是第二波，业绩才是最终答案。 抛定律会不会成为国产半导体的新拐点，现在还不能下定论，但可以确定的是，这条路线如果持续推进， a 股里真正受益的不一定是最会讲故事的公司，而是那些卡在关键环节、有真实客户、有真实收入、有技术壁垒的公司。这才是我们接下来最应该盯紧的方向。如果这期视频对你有所帮助，可以点赞关注我的账号，我会持续分享更多内容，我们下期再见！
1.5万Vincent的未来笔记
03:39查看AI文稿AI文稿最近被华为的滔定律刷屏，有些博主呢，开始带节奏，摇摇领先，超越摩尔定律，摩尔定律以此技术突破，改写半导体规则。 今天呢，我给大家客观的说清楚，这个滔定律到底是什么？我必须泼一泼冷水，他根本不是什么颠覆性的科学创新，更不能跟摩尔定律平起平坐，本质就是被卡脖子之后用架构优化包装出来的弯道超车的说辞。技术底层呢，其实就是落后， 很多人呢，被时间微缩、逻辑折叠、掏定律这些词糊住了，觉得咱们终于定义了半导体的新规则，醒醒吧， 摩尔定律是啥？是底层的物理突破，六十年靠把电脑、手机、显卡的晶体管做小、做密、做快，从微米到纳米，一路硬怼，物理的极限推动了整个人类信息的革命。 它是全行业公认，全球六十年一起验证，从设备到材料到设计，全产业链跟进的铁律。三十六，克 韬定律呢？说白了就一句话，做不出先进的制程，因为没有 euv。 euv 是 用于制造高端芯片的极紫外光刻技术，它是目前全球的半导体行业最先进的光刻光源，能生产更小更强的芯片。 就是说我们没有 u v， 做不出更小尺寸和性能的芯片。那我就玩儿实践，不是不想做，是做不出来。掏定律的第一点， 它不是科学的突破，是工程的妥协。摩尔定律，从零到一的物理级的创新，把不可能变成可能。掏定律，在现有的成熟公寓，二十八纳米、十四纳米、七纳米上做堆点，做布线优化， 做封装的整合间内早就有类似的思路，像台积电的 sos， 英特尔 four pro rose， 三 d 封装， amd 的 三 d 缓存，都是干这事，不是华为的独创，更不是新定律的三十六克。 第二点，数据没有验证标识，没有共识，离铁律还差十万八千里。摩尔定律，六十年全球覆盖全产业链，遵守三十六克 韬定律呢？数据没有第三方的独立验证基线呢？不公开指标呢？是自圆其说的三十六课，目前只有华为自己在做，行业没跟进，生态没建立，工具店都不全一个定律，连同行都不认，叫什么定律呢？ 第三点，极限性能的天花板低，就是技术落后。摩尔定律，三纳米，两纳米，台积电的一纳米，二九年下线，晶体管的密度拉满算力上线极高。掏定律呢，靠堆叠和架构，只能等效。先进制成不是真的先进。 华为自己说二零三一年才能等效一点四纳米，注意，这是等效，不是真的一点四纳米。真到了超算 ai 大 模型，高端的服务器还得靠先进的制程，偷定律根本顶不上的。 第四点，所谓的换道超车，本质就是无路可走才换道，不是不想做 u v， 不 想做三纳米，是被制裁被断供，拿不到新的设备把，被迫走成熟工艺加封装包装成主动定义新规则，好听但不真实。 总结一句话，摩尔定律是开创时代的底层的科学进步，偷定律是被卡脖子后在成熟工艺上做架构优化的工程策略， 它有价值，但不是革命，不是新定律，和摩尔定律根本不在一个段位。所以呢，可以吹， 别吹成改写半导体历史，咱们技术落后就是落后，包装改变不了本质，只有实事求是的脚踏实地，我们每个人更愿意等待国产超越的那一天的到来。关注我华少懂电脑，告诉你不为人知的事实。
227华少懂电脑
10:25查看AI文稿AI文稿大家晚上好，今天继续科普学习笔记。相信大家都被这个华为的涛定律 给刷屏了吧，听新闻说到二零三一年，华为通过涛缩放理论能将芯片制成的等效节点在二零三一年达到一点四纳米，解决我们先进制成芯片被卡脖子的问题。这篇论文呢， 是海思的总裁何廷波发出来的，也是今天刚发出来，所以在第一时间呢，我为大家解读，我读完了整个英文的原文， 希望用一种更简洁的方式，大家都能听懂的方式，给大家科普一下这个涛理论到底是什么？主要分为三个部分吧，今天第一个讲他的核心观点和战略意义，第二个讲这个技术到底是什么，怎么实现的？第三个呢， 我们国产供应链的受益方主要是哪些？哪些环节会因为这个华为主导的这样一个套理论 得到在 ai 时代的一个大发展？任讲第一个，这个它的一个背景我相信不用赘述了，就是我们的先进之城被卡脖子，然后我们又需要需要非常高端的快速的这个芯片。 所以怎么办呢？我们只能通过系统工程的办法，就是绕过平面的先进制程节点三纳米级以下。 所以华为这个套路呢，它的核心将摩尔定律的新器官能做多少？它转换了一个思路， 变成了它的系统处理计算的一个速率，就是计算的一个时间，包括芯片级的和系统级的 怎么应该被缩放？他们认为不再是晶体管的尺寸，而是这个时长。 好，它具体包括什么呢？我看下面它这个掏缩放与几何缩放的对比，就是以时间长数掏统一全站优化的新范式，它包括几个层级，第一个我们可以认为是这个，呃，从晶体管到电路到芯片， 我们认为是芯片级的这样一个食盐。另外一个呢，就是系统级，从经济管级大家可以看知道他的一个套的范围是皮秒级。电路呢，因为有些 rrc 传播池志， 这个是纳秒级。到芯片呢，就是计算和存储的一些交互，他是一个微秒级，而系统都是好秒级。 简单来说，这个华为提出这个理论，就是要在这四个维度，或者说从芯片级到系统级，降低这个掏的延迟。这个应用在哪呢？其实文中举出了三类应用。第一个是这个手机，就是大概每年快一点三倍，就掏的时间减小一点三倍， 自动驾驶一点五倍， ai 是 需求最高的，需要变成每年要减小十倍。当然如何实现呢？ 这就不得不提这个麒麟的二零二六版的这样一颗芯片，它首次地提出了 叫做 logic folding， 叫做逻辑堆叠这样一个芯片制造的理念，并且应该是已经腐竹柳片有实证了，这是一个被证明的结果。双层 logic folding 什么意思啊？ 就是相当于以前的芯片都是做一个大平层，这一个芯片呢，他是做了一个复式楼，或者说叫一个双层楼别墅。我们的制程节点没有那么先进， 尺寸相对比较大一点，一层放不下，我就叠两层之间，用这些高精度的楼梯做些互联。所以我们讨论这个晶体管密度每每平方厘米的时候，从这个两层楼结构就可以比一层楼结构提高了百分之五十五，嗯，这双层结构怎么实现呢？ 就是之前提到的去年十月一号发来个视频，叫做混合建核，金元级的混合建核，在这个上面就要用，用处非常的大， 大家可以参考一下之前那个视频啊。然后除开晶体管的密度上升了，能效也是个重点考虑的对象，这颗麒麟芯片实现了百分之四十一的能效提升， 在这个架构里当然有很多芯片性能的提升，它实现起来最重要的方式还是依赖于这个混合键合，而且它是第一代的 混合键合的 logic folding 的 芯片，大家可以看到二五年的七零、九零、三零还是 plana 平面结构，二六年可能今年的秋天 实现第一代的逻辑 folding。 所以 啊，这个混合建合这样一个堆叠的思路是他非常核心的，有我们在这里想详细讲述一下，所以他这里有提到在关键路径的门店路上，就是两层的这个就是连接两层的楼梯，用什么 超细间距，超高精度的混合间隔连接，然后呢？所以这两层因为有一个高精度的互联，两层的表现为单一的连续互联，就像额外的金属层一样。大家看到这个混合间隔的一个间距啊，就是他的一个精度在微米级，并不需要到纳米那么高。 混合结合的精度啊，国产的设备都能做到几百个纳米，就是比它这里要零点五微米啊，量率很高，所以用这样一种系统集成的办法，它可以使每单位面积的晶体管密度可以不断提升，这样呢， 打破这样一个先定之城节点的一个高要求，实现这个弯道超车是吧？然后从系统级我们要聊一下这个 ai 的 整个系统，主要是三个关键路径啊。第一个叫做 unified bus， 这啥意思？ 主要就是这个不同互联之间的一个协议，我们说的 gpu 到存储， cpu 里面的计算和 sm 单元，以及说这个机柜内的其他的硬件那些互联， 现在已存的是这个 p c i e 像 n v link， 是 吧？这个 ethernet 这样一个多层的协议，占用单一的协议代替它们，然后呢，这个可以将端到端的延迟从这个几十个微秒加减两个数量级，所以它的缩减可以达到五百倍 以后的一个这个目标呢是 system s one chip， 就是 大家都用一样的协议就减少了这个沟通成本，是吧？简单来说 这第一个系统级的，第二个系统级的呢？大家听得比较多的光进同退，就是用光互联 来代替我们说的铜缆的互联，铜缆的互联其实呃不仅比较耗电，还容易有串扰，速率还没有光互联快。所以用光互光互联代替铜互联的话，第一个是可以增加待宽，增加传输速率。第二个呢，甚至是可以降低功耗， 减少误码，减少传输的错误。然后他这里额外的第三个呢，他额外提到现行模拟方案，他不用复杂的这个数字处理芯片，也可以减少计算的一个工号， 减少计算这个时间。第三个比较关键的是这个三 d 封顶，这啥意思？就是说三 d 封装，先进封装。我们看到一般来说 gpu 和 hbm 都是菱角啊，都在它的边缘，就是互联，靠 n， 就是 这个 n 是 周长嘛， 华为提出呢，要用这个我们说的三 d 的 封装，就是用 n 的 平方，就是面积，那个菱角是从面里面出来， 这样的话他的这个计算容量就会相当于这个 n 的 平方了。这样的一个效果呢，就是第一可以将这个里面的走线呀，延迟的设计啊，更加优化。第二个呢可以减少这个传输距离， 减小这个超值，是吧时间。所以这三者协同啊，他们认为可以实现 ai 系统的一百倍的应觉极限增长。像这个实现路线图呢，这个技术就不细讲了。呃，总的来说就是大概在三一年可以实现等效一点四纳米工艺的 这样一个芯片。下面我们讲讲这个产业链收益方。如果听我刚刚的解释，其实在这个套理论里面，主要技术就是两大技术，第一个呢是包括混合建核，三 d 封装，一起叫做先进封装，它是最大的直接收益。 刚刚提过了，混合建核，大家要是想电既从两微米到一微米眼镜，然后设备厂呢？呃，这个除了国外的 evg 啊，数字啊， 国内的现在大家用的比较多了，就是这个拓金科技的混合器和设备。然后就是三 d 堆叠的封装厂，实现计算存储和其他的一些器件的三 d 堆叠啊，我们国内有这个长电科技啊，铜副微电啊，华天科技等等。 另一个大的方面呢，就是这光互联嘛，代替呃电的铜的互联，实现高宽带的一个传输，低功耗的传输，相关的收益方肯定就是啊， 这个光芯片，光模块以及是那个光纤，包括这两个方面的话，还有一个特别受益的就是这个 eda 工具，之前的 eda 工具主要是在平面上做设设计， 而而以后可能是需要做这个多层楼的房子，要考虑多层堆叠的情况来做芯片设计。这个国内 eda 厂商主要是华大九天嘛。 总结来说，这个掏缩放理论代替几何缩放理论来实现高性能的一个芯片，主要用到了就是由多层的复式楼代替大平层。其实现在路径呢，主要就是靠芯片级的混合键合，以及是说 器件级的三 d 对 电封装。第二个大的技术呢，就是用光互联代替电互联，实现系统级的 高贷款传输，低功耗传输。对于更细的这个内容呢，这个材料我上传到了我的知识星球上，一般来说我都提早上传， 然后分享一些呃，不能公开说的观点，以及说其他的一些学习资料和问答交流。如果大家对这个技术细节还很感兴趣呢，我们可以在知识星球上做一些交流，谢谢大家。
2903曹博士说Micro-LED
06:28查看AI文稿AI文稿但是这里呢，我觉得一定要澄清的是什么，就是这个不是华为独有的一个玄学，其实是整个全球半导体行业都在往后摩尔时代在走的一个路径。最近网络上关于华为掏定律颠覆芯片规则的新闻很火， 有很多报道说华为不走西方老路，绕开芯片界的摩尔定律，用时间微缩代替几何微缩，未来甚至能够做到等效一点，四纳米的先进工艺制成。 那大家知道，我跟我先生呢，都是科班出身，学芯片的。所以我们看到这一类新闻，第一反应呢，不是先激动，也不是先泼冷水，而是会想三个问题，第一个问题，这件事情是真的吗？第二个问题，技术上说不说的通。第三个问题，他对于中西方科技竞争到底意味着什么？ 那么我们下面一个一个来讲，先说第一个问题，这件事情确实是真的，华为官网也发布了这个消息。二零二六年五月二十五日，在 i 戳 e i s c s 国际电路与系统研讨会上， 华为的何廷波发表了主旨演讲，提出了滔定律。这里呢，大家要注意，不是 pi， 是 希腊字母滔，在工程里面，我们经常用滔来表示时间长数。 华为官方的技术报导也说这个思路呢，是用时间微缩来代替单纯的几何微缩，就通过逻辑折叠等技术压缩信号传播的食盐， 提高晶体管的密度和系统性能。华为还说啊，过去六年，他们已经基于这一路线设计并且量产了三百八十一款芯片。二零二六年秋季的麒麟芯片也会率先采用 logic folding， 就是 逻辑折叠架构， 他们还说啊，二零三一年，高端芯片晶体管的密度预计会达到等效一点四纳米的制成水平。 好，这是第一个问题，消息确实是真的。那么第二个问题，技术上合理吗？那我认为呢，整体的方向是合理的。做技术的人都知道，半导体的性能确实不是只由晶体管有多少来决定的， 芯片里面真正消耗大量时间和能量的，很多时候不是单个晶体管的开关，而是信号和数据在芯片内部、芯片之间、服务器之间来回搬运这个过程当中所消耗的。 所以如果能够把关键的路径变短，那么性能和能效确实是可以提升的。这也是这一次华为掏定律的这个技术的重点，比如他们通过逻辑折叠缩短关键路径走线等等， 所以华为掏定律在技术上是说得通的。但是这里呢，我觉得一定要澄清的是什么？就是这个不是华为独有的一个玄学，其实是整个全球半导体行业 都在往后摩尔时代在走的一个路径。比如台积电就早就提出了一个三 d 的， 就是三维的 fabric， 强调芯片三维的堆叠，强调先进的分装工艺，强调折叠，把芯片当作一个小系统来做。 英特尔也早就提出了 forests， e b， r m 等等二点五维三维的芯片分装技术，目标同样是通过更加密集的，我们叫 die to die， 就是 芯片到芯片的连结来实现这个路径的缩短，延时的缩短和功效的提高。 所以我觉得必须实事求是的说，并不是只有华为想到了这一条技术路径。另外真正需要谨慎表达的是这句话，就是说华为不用先进制成工艺就能够做到一点四纳米，成本还更加低。那坦白讲，我个人认为这句话目前还不能这么说，这也是普通人最容易被误导的地方， 因为芯片它不是一个指标来决定一切的。你说等效五纳米，等效一点四纳米，到底等效的是什么？是晶体管密度，十分子的性能，是单位的功耗性能，是良品率，是成本？是面积还是实际的产品的体验，这些都不是一回事情。 所以技术人最怕的是什么？就是用一个漂亮的词，把所有的产品的体验，这些都不是一回事情。所以技术人最怕的是什么？就是用一个漂亮的词，把所有的产品的体验，这些都不是一回事情的全部意义。 华为韬定律的这个技术路线的公布，依然值得全世界华人感到振奋，我觉得它至少有三层的意义。 第一，它说明中国半导体确实在从单点追赶转向系统突围过去呢，我们总是盯着光刻机几纳米的制成节点，这很容易陷入别人定义的赛道。 华为这一次提出滔定律，本质上不是放弃先进制程工艺的追赶，而是在先进制程受限的前提下，尽量把系统工程能力发挥到极致。 第二点，它也说明了中西方技术的竞争已经从单点技术比拼进阶到整体系统组织能力的比拼了，其实这早已经就是趋势了。 台积电的强是制造工艺和全球生态的强，英伟达的强是 gpu， 是 他们的扩大软件生态和数据中心系统的强。那么华为现在走的方向也是把芯片、通信终端、服务器、 ai 集群、操作系统和产业链尽量打通，这是正确的方向。 所以，未来的竞争不会是一个芯片对一个芯片的竞争，而是系统对系统、生态对生态、供应链对供应链的竞争。 第三，华为掏定律说明了美国对于中国半导体的封锁确实在倒逼中国发展替代路线。这个呢，其实英伟达的创始人黄仁勋早就看到了这一点，他几个月前就提醒美国人，他说华为很强，美国对于中国的技术封锁会倒逼中国技术进步。果然被他说中了。 we should also acknowledge that huawei is one of the most formidable technology companies the world has ever seen we compete with this company they're formidable they're agile they move incredibly fast， we said if united states was not in china， china's ai industry would be set back， no absolutely has not happened as a result， their semiconductor industry has double， double double。 最后呢，我也想表达一下我的观点，我认为真正成熟的科技自信，不是听到一个突破就立刻沸腾，也不是看到差距就马上悲观。真正的自信是承认做这件事情很不容易，承认他有很多工程难关要去攻破， 也能够看到中国技术突围的价值和进步。同时还要能看清，全球半导体体系仍然高度复杂的 不是口号，而是十年、二十年持续做男士的能力和毅力。如果你也同意我的观点，请在评论区写同意两个字，我们下个视频再见。
1.5万硅谷学霸Jolin
00:34查看AI文稿AI文稿不少人说华为掏定律就是国外完胜的三 d 堆叠，纯属换皮抄袭。今天咱们把两者的区别讲明白。国外三 d 堆叠只是将成品芯片物理拼接，依旧依赖先进注式与高端光刻机， 而华为韬定吕是从源头重构芯片架构与计算逻辑，依靠这套创新技术，普通光刻机也能实现等效三到米级别算力彻底突破技术封锁，绝非简单照搬。感兴趣的朋友评论区交流看法。
04:05查看AI文稿AI文稿可惜，太可惜了，如果这次的这个涛定律逻辑折叠技术是高通苹果或者英伟达率先发布的，那这绝对是颠覆时代的半导体革命，是突破摩偶定律的终极答案，会重新定义未来十年的芯片产业格局。 可是偏偏啊，这道改写行业规则的全新的技术体系，是华为率先落地，率先公开，率先形成这个完整的技术理论的。 那画风就变了呀，这一声就来了呀，说这不都是行业玩剩下的堆叠技术吗？你华为不就是给它重新取了个名字吗？ 没有半点创新，这不就是摘桃子吗？不就是在包装概念，收割热度，忽悠不懂的普通人吗？那我换一种说法啊，华为的掏进率逻辑折叠技术本质上其实是在严格遵循你们奉为真理的马斯克第一性原理， 这样说你们是不是就能够接受了？最近嘲讽滔天了，这个言论层出不穷对吧？张口闭口就是，哎，摘桃子，玩概念炒作，没有创新，哎，我只想说无知者无畏， 发出这些质疑的人啊，百分之九十九都没有看过和田波公开的这个行业论文，也分不清楚华为逻辑折叠技术和传统的这个三 d 堆叠的核心区别，纯粹就是跟在后面，哎，跟风抹黑， 前面我们说过了对吧？过去几十年全球半导体行业走的都是几何所谓的这个老路子对吧？也就是摩尔定律的核心逻辑嘛，就是把晶体管的这个物理尺寸呢越做越小，把芯片的平面布局呢越挤越密，从七纳米啊五纳米到三纳米， 追求的就是极致的，这个尺寸的缩小，靠更小的硬件规格，提升计算速度，降低功耗，但是这条路他已经走到了死胡同了，遭遇了物理极限嘛，制成缩小到原子级别呢，电子会出现漏电漂移的问题，没有办法稳定工作，而且先进制成极度依赖高端的这个 e v 光刻机 设备垄断，成本暴涨，已经成为了西方半导体行业的小院高墙。很多人会把华为的这个逻辑折叠技术呢，和市面上的三 d 堆叠混为一谈。 传统的这个三 d 堆叠呢，只是简单的物理叠加，就是单纯的增加芯片厚度和数量，没有改变 电路逻辑和信号路径。哎，治标不治本。而华为的逻辑折叠呢，是真正的维度上的升级，它是把芯片平铺的这个电路结构像折纸一样做立体的重构空间折叠，彻底缩短信号传输的这个路径， 这是电路逻辑层面的底层的创新。那基于这个核心，华为正式提出来了掏电力，也就是半导体行业全身的时间缩微逻辑。其实这就是最标准的低频原理 缩小实验，就抛开了行业固守几十年的单一的缩小尺寸的这个固化思维，回归到芯片的本质，芯片运转的核心快慢呢，归根结底看的是信号传输的时延长短，那传统技术呢，拼尽全力只为通过缩小二维尺寸， 节省一点点这个信号传输的时间。而华为的碉堡定律呢，跳出物理二维尺寸的局限，从器件、电路、芯片、系统四个全维度系统性的压缩时间传输，从根源，从设计源头 减少信号延迟，提升运算的效率，这已经是两个完全不同的技术维度了，是降维级别的突破了，过去行业默认对吧？没有 e u v， 没有最先进的这个几何支撑，就做不出来高端的芯片性能，就永远没有办法去突破。但是华为的淘金力推翻了这个定论， 才用六年时间，三百八十一款芯片验证了芯片迭代不只是缩小尺寸这一条路，通过逻辑上的重构， 时间缩微，不用极致的先进制程，不用依赖 uv 光刻机，也能够持续的去提升芯片的性能，提升经济管的密度。这不是换名字的旧技术，这是给全球半导体行业开辟的第二条进化赛道。而且啊，伴随着魔偶定律的这个失效， 这将成为未来十年的唯一的进化赛道。哎，当然，我说再多对吧，可能也改变不了你们的进化赛道。哎，当然我说再多对吧，就像华为酷睿的手机一样，哎，我再怎么说你们都有意见， 等到苹果和三星也推出来酷折叠手机的时候，你们自然而然就接受了嘛。自有大如威武并肩，芯片行业同样会如此，欢迎关注我，我是沈先生。
1.7万三先生ultra
04:08查看AI文稿AI文稿华为海思的滔定律是不是吹牛逼，我应该能讲的很清楚。有人问了 grok， 也就是马斯克诺的那个 ai， grok 是 这么说的，他说芯片行业里用了十几年英伟达， amd， 苹果、英特尔天天都在玩的这些关键路径优化，逻辑重构，持续收敛 这些常规操作啊，集中打包了一下，然后郑重其事的取了个高大上的名字叫滔定律，再拿到国际会议上一宣布，仿佛中国半导体界就突然开天辟地了一样。 那这种说法呢？恨国党民也在疯狂的传播。举个例子，有 amd 的 三 d 对 叠，这个是把 sirram 缓存芯片对叠在 cpu 的 上方，或者有英特尔的三 d 分 装，这个是把计算粒心和基础粒心上下对叠好，那这里就有第一个混淆点了， 你说这些半导体企业有没有三 d 对 叠技术？有，但不论是 gore 的 回答，还是 amd 和英特尔的这个对叠技术呢？都是芯片与芯片之间的对叠，是一整个逻辑电路和另一个可能是内存，也可能是什么其他东西的芯片的 堆叠的分装。而华为的涛定律之所以开天辟地，堪称国产半导体的 deepsea 时刻，因为它堆叠或者说它折叠的是逻辑电路本身。我和各位观众一样，我也不是专业搞芯片的，所以我花了四五个小时在 ai 里排除了大量的虚假信息，通读了两遍和停播的论文原文，最终现在用两分钟的时间通俗易懂的总结给大家。 处理器是用逻辑电路来完成计算的，我们对他的要求就是尽可能的提高能力，密度就是相同面积下尽可能算的更多，算的更快。那么摩尔定律的意思很简单，就是把每个计算单元做的尽可能的小，然后呢，其他半导体公司的堆叠技术呢？其实是为了加速逻辑电路和外界通讯的速度， 或者说是在一个二维平面上去优化逻辑电路内部的通讯时间。但是他们的逻辑电路本身我们可以简单的理解为是一个二维平面化的。 那么华为对逻辑电路的折叠是手段而不是目的，并不是为了折叠而折叠，目的是要让芯片算的更快，快才是目的。那既然我没有最顶尖的光刻设备，在缩小单个逻辑单元的尺寸上我没有办法，那我就缩短逻辑电路内部每个逻辑单元之间的通讯时间。 我打个比方，现在你在一零一号房间，你的工作完成了，要交给二零六房间的同事，那现在的芯片设计，二零六和一零一在一个平面内，你走过去可能需要一百米， 华为呢，就直接把这个二开头的房间全部搬上了二楼，然后做了很多很多的楼梯，这个时候你从一零一到二零六可能只需要走二十米了，那你们的工作效率一下子就提高了很多。 当然这件事情非常难，非常非常难。比如你把哪些房间留在一楼，哪些房间搬到二楼，楼梯怎么布置？一楼和二楼每一个房间的位置怎么定才是全区的最优解， 这个需要极强大的软硬件一体能力，否则就很有可能出现设计失误。本来你从一零一比如说到二零一只需要走五十米，结果搬上门搬，搬到楼上以后可能反而需要走六十米， 这种情况在设计不当的情况下也是有可能的。所以何婷波在论文的最火原话翻译过来是这么说的，他说未来十年的工作范围已经明确，许多问题仍未解决， 没有任何一个组织能够独自应对。工具链标准、精准测试啊，设备的物理特性以及经济模型，这些都需要来自华为公司以外的伙伴一起贡献。因此，本报告既是一份来自该领域的报告，也是一份邀请。 所以回到最开始的问题，华为掏定律是吹牛逼吗？如果华为做不到，那就是吹牛逼，你管啥不管埋呗。这个思路形态，半导体公司不是没有想到过，只是因为确实太难了，做不到。在过去的几十年里，一直都是缩小体积更容易一些。 现在摩尔定律到天花板了，或者说进一步缩小体积已经没有意义了，那半导体就不发展了吗？肯定还是要发展的。那这个时候华为第一个站出来说，我们不卷体积了，我们去卷时间吧， 但是你要卷时间，就会有无数个难如登天的问题等着你，比如更复杂的光刻过程会导致极低的量率怎么办？比如两层逻辑电路之间怎么散热？ 比如我前面提到的，你怎么去设计通道和分层，去实现整体的计算速度提升这些问题的难度在以前可以说是比提高光刻机的性能更难更贵的，所以大家才会不约而同的去等这个阿斯麦出更贵的新款，而不是去做三 d 逻辑电路嘛。 所以华为到底做不做的出来？看今年 mate 九零的麒麟二零二六呗，丑媳妇总得见公婆。如果麒麟二零二六用落魄的工艺制成，能做出先进的性能，那就是华为真牛逼。那如果麒麟二零二六翻车了，那就是华为吹牛逼是真的还是吹的？我们秋天见。
2802阿维塔12日记
