逻辑堆叠改变了芯片的什么

m d 的 叉，三 d 属于三 d 垂直缓存堆叠，它叠的是什么？ l 三缓存，闪存上那个一百多层，两百多层的那个叠的是什么 存储单元？两者都属于层折叠。华为这个是逻辑折叠，区别在哪呢？它是从电路布局布线互联芯片架构层面 重新设计啊，把关键的逻辑路径压短了，让它延迟下降啊。比如 gpu 跟缓存是不是经常需要独取，而且影响很大，那么就缩短他们的路径， 当然像一些开机的啊， pro 啊啊，品质很低啊，就不需要做什么优化路径了。就这么讲啊，逻辑折叠目前这个基础啊，没有任何公司公开在做这个东西。

通过缩小贴路线宽来提高集成度变得越来越难，现在三 d 堆结技术可以解决这个问题。 所谓的三 d 堆叠技术其实很好理解，就是在原本的封装体里面封装近两个以上不同功能的芯片，一般都是在不改变原本的封装体积大小 而在垂直方向进行的芯片叠放。这种技术所带来的特点就是改变了原有的在单位面积上不断增加晶体管的方式，而是在垂直方向上进行芯片叠放，自然也会实现芯片的功能多样化。 总体上看，三 d 堆叠技术在集成度、性能、工号等方面更具优势，同时涉及自由度更高，开发时间更短，是各宗装技术中最具发展前景的一种。 当前，随着高效能运算、人工智能等应用兴起，加上用于提供多个经元垂直通信的 tsv 技术越来越成熟，可以看到越来越多的 cpugpu 和存储器 开始采用三 d 堆叠技术。一月， amd 在 ces 上推出的 cpu 受到半导体行业的关注。 amd 的新产品有两枚不同的芯片，分别承担功能在一个封装内纵向叠加，这样一来，临时存储的容量提高到通常的三倍，游戏芯片的处理性能比此前产品提高了百分之十五。 人工智能半导体初创企业英国 graft corn 也发布了采用三 d 技术的服务器芯片，将 ai 处理和电源供给的芯片堆叠，使之高效协作。与此前的 ai 半导体相比，处理性能最多提高了百分之四十，电力效率提高百分之十六。 grav kor 放弃将微小芯片叠加起来的方法，而是采用了将两枚硅基板纵向堆叠之后切割为芯片尺寸的最新制造方式。首席技术关系盟洛尔斯表示，通过这种方式实现了十倍的连接密度。半导体三 d 化的优点不仅持续提高性能，新形势的分工和合作或将取得进展。 英特尔、台基电和三星电子等半导体巨头于三月二日成立了芯片互联的标准化组织，谷歌、微软和麦塔等美国 it 企业也加入了组织。要制造三 d 半导体，需要在制造设备和原材料领域出现新的技术创新。 关键的重要零部件之一是用于多枚芯片连接的转接板。在转接板上布线要用特殊的光壳设备。在尖端封装领域加能掌握着市场份额的大部分。 从用于尖端风庄的在布线层等的光客销来看， gs 二和东京硬化工业这两家日本企业掌握全球份额的六成以上。 市场预测，包括三 d 等技术在内的尖端半导体封装的二零二六年市场规模将增至二零二一年的一点五倍，达到五百一十九亿美元。随着技术创新，半导体领域将诞生新的引擎，相关市场也有望扩大。

华为的掏定律和逻辑折叠技术是什么？简单理解，这期咱们就直接说人话，直接让你们一遍听懂。先说掏定律是什么？掏定律指的是用时间微缩替代几何微缩什么意思呢？认真听啊， 芯片在计算的过程中，是不是要通过接收指令，接收信号来进行工作的？而每一个信号在芯片电路里面传递的这个时候，它都是有距离的， 有距离就意味着信号在跑的时候，他是需要时间的。而掏定律就是把信号在芯片里跑的这个时间压下来，掏就是电路里面的时间长数，掏越小，切换就越快。那要怎么做呢？那就要用到逻辑折叠技术。 好，重点又来了，认真听，逻辑折叠技术就是水平串联的这个逻辑门在垂直方向折叠排布，或者咱们直接简单理解，就是把传统的平面电路，哎，我现在堆叠起来了，平底起高楼走线从几百微米直接压缩到了几微米，那是不是信号的路径就更短了？ 再加上折叠形态的这个晶体管，那是不是就能腾出更多的这个空间，放下更多的晶体管，那密度也就能提升了？往好了说，全新的设计思路，全新的芯片技术，逻辑折叠技术确实能够在芯片制成工艺受到阻碍， 遇到瓶颈的时候，打开一个全新的突破口，能够让芯片的性能得到持续的提升。但是从客观的角度来讲，逻辑折叠技术同时也伴随着很多问题。什么问题啊？第一个就是散热问题，堆叠结构先天性就存在这个散热问题，把晶体管和电路堆叠在一起， 散热也会受到很大的影响。三 d 集成期间，功率密度是能够到每平方厘米一千瓦，局部的热点甚至超过每平方厘米五千瓦，垂直堆叠结构的节温比二 d 要高二十到三十度。 华为 ppt 说这个能效提升百分之四十一，但对比的也是同制成的二 d 设计，不是台积电的三纳米密度提升百分之五十三点五，意味着发热源也多了百分之五十三点五，散热材料跟不上，那就是火龙。所以华为未来的机型必须得具备足够优秀的散热能力，才能让芯片去稳定运行， 甚至有可能需要用到这个主动散热。第二，芯片的密度接近台积电三纳米， 但这个是芯片的密度接近，不是性能接近。七纳米制成的晶体管开关速度、漏电、控制驱动电流都远不如三纳米的用更多慢晶体管堆出来的这个密度，它的性能和用更快晶体管达到的性能完全是两个概念。 而且华为至今也没有公开他这个麒麟二零二六用的到底是几纳米的制成工艺去做的这个逻辑折叠， 外界猜测是在七纳米到五纳米之间。当然麒麟芯片主频达到这个三点一千兆赫兹确实是首次破三千兆赫兹啊，但是跟先进工艺的这个芯片相比，差距依然是不小的。第三个就是量率问题， 多层结构的量率肯定是会打折的，简单理解，叠的越多，量律控制就越难。而且逻辑折叠在同一片金源上做双层电路，工艺复杂度比控制的精度要求也要更高，芯片的量率必然是会遇到不小的挑战， 当然啊，芯片的工艺设计能有突破本身就是一件非常好的事情，但是这套方案好不好用，会不会影响到寿命，还是需要去验证的。用行业内的角度来说，就是在手机的这个 soc 上使用逻辑折叠，你的热循环硬力、 tsv 断裂见效，至少都是需要用到几年的时间来验证才是可以的。 但是对于消费者来说，实际的使用体验，实际的性能表现，还有耐用性，哎，这些才是关键的。而这些问题，华为能不能攻克，哎，这个才是最重要的。

今天，华为正式发布了韬定律，网上又出现了一些阴阳怪气的声音，说这不就是三 d 堆叠风装吗？早就有的技术换个名字又来忽悠。今天咱们不吹不黑，正经科普一下华为的逻辑堆叠和市面上的物理堆叠到底有什么本质区别。 为了让大家听懂，我们把芯片想象成一个微缩城市，城市里的每一栋房子就是一个计算单元，而芯片的计算就是电子在各个房子之间跑腿送数据。过去几十年，芯片制造遵循摩尔定律， 其实就是在这个城市里拼命盖平房，房子越盖越小，越盖越密。但现在平房密到了物理极限，再小就会漏电，路也太窄，电子根本跑不动了。平房盖不下去了怎么办？页内搞出了物理堆叠封装， 这就相当于在平房城市上面硬生生又铺了一层。城市房子确实多了，但带来了致命问题，底层城市的热量根本散不出去，而且上下楼之间的通道还是老材料，容易发热烧毁。这就是为什么简单的物理堆叠，性能提升，很快会遇到天花板。 而华为的韬定律核心叫逻辑堆叠，他不是在平房上硬铺平房，而是把同一个垫子需要频繁穿梭的房子在原地改造成立体楼房。这带来了三个颠覆性的改变，第一，缩短了通勤时间。 以前电子送数据要在平面上绕十几个路口，现在直接坐垂直电梯上下楼，距离短了，时间就省了。这个时间在物理学里就叫时间长，数套掏，这就是掏定律名字的由来，用缩短时间来代替缩小面积。第二，解决了漏电和烧毁。 华为盖楼楼层之间的电梯井用了特殊的贵金属材料，比如了和薄，这些材料耐高温，炕电迁移，保证了立体通道绝对安全。第三，从根源降低了发热，因为电子跑腿的距离大幅缩短，整体功耗直接降了下来， 跑的少了自然就不那么热了，散热问题迎刃而解。所以，别再拿简单的物理堆叠来套华为的逻辑堆叠了。摩尔定律是在空间上死磕，把房子越盖越小，直到无路可走。而掏定律是在时间和架构上破局， 通过重构电子的通勤路线实现降维打击。这是一次从平面内卷到立体优化的思维转换。在摩尔定律放缓的今天，这不仅是华为的一小步，也是中国半导体探索新方向的一大步。我是 ai 实验室，用通俗的逻辑看懂硬核科技，我们下期见。

今天呢，华为发布了一个叫掏定律的东西，我简单给大家讲一下，这个掏定律按他们的原话就是弯道超车，绕开了国际上那种精密光刻机的限制，不再去追求什么两纳米、三纳米， 而是通过往芯片上叠码，一层、两层、三层、四层，这样叠起来以后，这个芯片的晶体管密度啊，注意是密度将会达到一点四纳米的同等水平啊。 当然他也不是说单纯的往上堆，他的上下层是可以互通的，这样的话速度也能得到一定的提升，就是把芯片给折叠了，同时逻辑也给折叠了。 然后我查了一下，在二零一零年的时候，普林斯顿大学有一篇报道，一个叫贾哈的教授带领着他的团队研究了几年的芯片折叠和逻辑折叠， 然后在二零零九年的时候发表了两篇 s c i， 明确的提出了可以把芯片折叠十到五十次来缩短连线，提高密度，降低功耗。但是过去了十多年了，为什么这项技术迟迟没有落地呢？ 不是说这个想法它不好，而是说这个想法它存在几个致命的死穴。第一个是散热，你芯片一层一层往上堆，相当于把温度也一层一层给闷在里面了。 二一个是良品率，打个比方，你普通芯片做一个不合格，那就一个不合格。但是如果是堆叠芯片的话，你做一层不合格，那一堆全都不合格了，那成本就哐哐往上涨了。 三、一个是加工工艺，说白了，你这个堆叠技术所需要的加工工艺所需要的那个精度，他不一定比三纳米的那个差， 你要让大量的上下连接点完美契合，还是需要更好的加工精度的。第四一个也是最重要的一个就是没有商家支持，那些愿意掏钱的公司仔细盘算以后认为没有必要，风险太大了，回报太小了，况且可行性还有待长缺。

最近华为不是发布了一个涛定律逻辑折叠芯片吗？就是把以前平面上的晶体管堆叠起来，这个时候我看到很多评论区很多小可爱就让他黑了。这个芯片呢？叠起来之后它厚度不是增加啦，手机不是变厚啦？哎呦，你这智商还挺懂逻辑的嘛，还知道叠起来会变厚。 今天我要打几点啊？怎么打几点？这个很简单的小学生的问题，手机的厚度是谁决定的？大声告诉我，手机的厚度是谁决定的？手机的厚度当然是手机最厚的那个零件决定的嘛，手机最厚的那个零件决定的嘛。那手机里面哪个零件最厚呢？ 哪个零件最厚？当然是电池啦，然后就是摄像头模组啊，电池的厚度一般多少？一般华为的 mate 系列的电池都是三毫米 到五毫米之间，最细最细最薄的电池。 iphone 的 你们最喜欢的 daddy 家的 iphone air 的 电池也要两点几毫米。你觉得一个三纳米的晶体管堆叠，我堆叠十次三纳米乘以十三十纳米，三十纳米的厚度，你觉得能够厚过 iphone air 的 电池吗？会比它厚吗？ 也就说 iphone air 如果用了华为这个折叠芯片，它的厚度会增加吗？兄弟，你好歹分析清楚，想清楚了之后你再出来黑啊。 你这样的说法，你发出去给你点赞，认同你的都是这些傻子，就这种智商，他是不可能买这些华为的 mate 系列的手机的，知道吧？用不起这种芯片的。所以说你们这黑也没用，都不是目标人群。

今天国内科技圈最大的新闻应该就是华为提出了一个全新的概念， top scaling law， 也被翻译成 top 定律。那同时呢，华为还发布了一个非常关键的新技术路线，那 就是逻辑 folding， 逻辑折叠。那华为表示有望在二零三一年之前做出等效一点四纳米芯片。那大家都在热议华为的这一套 top 定律和逻辑折叠，到底讲的 是什么呢？我们先来说掏定律，我们都知道，现在已经进入了后摩尔定律时代，传统上每十八到二十四个月晶体管密度翻一翻的摩尔定律，在物理上已经接近 极限。所以呢，华为提出了一个全新的视角，不要只问晶体管还能不能变小，而是问信号还能不能传得更快，数据还能不能搬得更短，系统等待时间 能不能更少。那这里的 to 可以 理解为时间长数。在电路里面，时间长数跟两个东西有关， r 电阻以及 c 电容。 公式可以简化理解为 to 等于 r 乘以 c， 电阻越大，电容也就越大，信号变化越慢，那导线越长，电阻和电容通常也越大，所以呢，信号走得越远， 延迟就越高，功耗也越高，这就是掏定律的核心。那过去呢，靠缩小晶体管来提升性能，未来还要靠压缩时间，缩短路径，减少等待时间来提升系统性能。那掏定律呢，不是一个单一的技术，而是一个全站优化的框架， 覆盖了四层器件级、电路级、芯片级以及系统级。大家可以看这张图的电路级，这里有一个记忆点，那接下来我们来看掏定律和 逻辑折叠到底是什么关系？两者的关系呢？可以这样子理解，掏定律是理论框架，而逻辑折叠是其中在电路层面的工程实现。 奥定律回答的是芯片能不能单纯缩小晶体管还能怎么变快。而折叠逻辑呢，回答的是在电路层面怎么把信号路径变短。 那到底什么是逻辑折叠呢？传统芯片设计呢，像一张奥维的平面图，逻辑门触发器、存储单元，信号线都铺在这个平面上，那很多信号呢，要在这个平面上 很远的路，这就像是一个城市，只有平面的道路，没有立交桥以及地铁，那车越来越多，路也越来越长，堵车就不可避免了。逻辑折叠的意思呢，是把一部分原本铺在二维平面上的逻辑电路拆分到 上下多层金源里面，通过垂直连接打通。也就是说，过去芯片是一层大平层，而逻辑折叠呢，是要把它变成很多层楼，那过去信号可能要在平面上走几百微米甚至是毫米级，那现在呢，可以通过垂直方向 宽楼连接，距离可能只有几十微米。逻辑折叠不是传统意义上的封装阶段 die to die stacking， 而是呢，在设计阶段就把芯片内部的电路下沉到啊门电路触发器级别， 在多层晶圆之间进行分布式设计，而不是简单的芯片。对芯片这个区别非常重要。很多人会把啊逻辑折叠和 covers s o i c forest h b m 混在一起，那它们呢，都属于从二维走向三维的大方向，但是层级不同，具体大家可以看这张图，所以逻辑折叠更细，它不是两个完整芯片垒在一起，而是一个芯片内部的逻辑电路被折叠到很多 多层。那为什么华为提出的这件事情很重要呢？因为先进封装制成的核心瓶颈已经不只是晶体管本身，而是互联和数据移动。所以呢，这件事真正的含义不是说啊，华为马上要拥有一点四纳米，而是华为试图 在先进光刻受限的情况下，用电路封装互联和系统工程获得接近先进制成的 等效受益。那这个会给哪些技术环节带来增量呢？混合建核是最核心的增量之一，混合建核的价值在于连接间距更小，信号路径更短，寄生电阻电容更低，贷款密度更高，那更适合金源到金源 die to wafer 的 高密度互联。 所以呢，如果逻辑折叠走向量产的话，我是说如果那混合建核设备、工艺、材料检测都会成为核心增量。 t s v 硅通孔可以理解为穿过硅片的垂直电梯井，那逻辑堆叠如果要把逻辑电路分布到上下，就必须要解决垂直方向的数据以及信号传输， t s v 的 直径和间距需要进一步的缩小，同时呢，对准 精度和量率要求都非常高。金源级堆叠以及三 d i c 逻辑堆叠本质上要求设计和制造从二维走向三维，那 这会带来金源级堆叠和三 d i c 的 增量。传统先进封装很多是在后道的封装环节，但是呢，逻辑堆叠更靠近的是设计以及前后道融合，那需要金源级的工艺封装工艺设计设计工具共同来配合。 d d a 呢，可能是最容易被低估的瓶颈，那逻辑堆叠呢，不是简单的把两个芯片叠起来，而是在设计阶段就把逻辑电路拆到上下多层， 这意味着传统的二维 e d a 已经不够用了。所以呢，国产 e d a 会迎来一个非常重要的新方向，从二维芯片设计工具走向三维集成设计平台两侧检测和量率控制。三维堆叠最大的问题就是量率，那二维芯片里面一个缺陷可 可能会影响一颗带，而逻辑堆叠这种更细力度的电路级折叠，对缺陷对准啊，空洞污染、撬取硬币都非常敏感。另外要说的一点是，移动芯片能够承受大幅提升的密度，因为呢，它的散热性尚可控制， 人工智能加速器则不然，在数据中心级功耗下，折叠逻辑电路会将瓶颈转移到散热。这也就是为什么华为选择在今年秋季发布的麒麟处理器上率先采用逻辑对叠技术的原因。 不过呢，比起这一次的掏定律，我更关注的是刚刚发布的升腾九五零 n p u 架构白皮书。那升腾九五零分为九五零 p r 以及九五零 d t 两个方向，九五零 p r 呢，是更偏向于呃推荐系统 大模型以及 prefer 都模态推理。呃，九五零 d t 更偏向于大模型训练后训练以及复杂推理生成九五零的第三代达芬奇架构，可以理解为一次专门为 ai 大 模型设计的 工厂大改造。如果把芯片比成一座超级工厂，那过去的问题不是机器够不够快，而是数据过不过来，仓库够不够大，工位之间交接太慢，升成九五零这一次升级呢，就是同时改造啊，生产机器仓储系统 步流通道。那首先呢，计算核心更聪明了，负责矩阵计算的 qq 支持 high f 八等低精度格式，那大模型计算并不需要每一步都精确到小数点后很多位，就像要称一车的西瓜，不需要精确到毫克，那算力功率大幅提升。 其次呢，是 wettercore， 支持 s i m d s i m t 混合编程，那两种模式结合可以让不同的 ai 任务可以找到更合适的处理方式。那第三呢，是升腾九五零建了更大的 线上数据仓库。第四呢，是物流通道更顺呢， cube 以及 vector 之间有直连通道，减少来回的搬运。那一句话总结的话呢，是生成九五零不是单纯的堆算力，而是在系统性解决大模型 算不完，存不下、传不动的问题。随着升腾 m p u。 的 架构调整，那今年 c s p。 的 业务将会有所斩获。大家还记不记得不久前 deepsea v 四签署升腾九五零 p r 合作的 消息，而近期呢， deepsea 宣布把 v 四 pro 永久性降价，这也意味着今年将会带来新的一轮放量，值得期待。以上就是本期内容，如果你觉得这期内容对你有所启发，欢迎点赞收藏关注，我是派我们下期见！

对于掏定律，我就问两个问题，逻辑堆叠技术下的局部热密度高和高热造成的芯片寿命大幅缩短如何解决的？普通人听到折叠第一时间想到的是虫洞折叠空间达到两点间的最短路径。 逻辑折叠试图在设计上将平面化的通信改为三 d 立体结构，两个芯片不再进行平面抵达，直接在三维空间到达目标位置。 听起来是很快，但是三 d 堆叠技术提出了几十年了，为什么大多数还是采用二点五 d 技术？如果你用过电器，你会注意到一个现象，所有电器使用一段时间后都会变烫， 也就是产生热量。学过基础物理的就知道的一个概念，电子流过电阻产生热量，而芯片是极小电压与电流设计的弱氮技术， 但本质仍是电子在具有电阻性质的介制中流动，因此同样会产生热量。而你听到的芯片频率就决定了芯片内电子的逻辑的计算速度， 频率越高，代表单位时间通过的电子数量越多。你想到了什么？没错，热量二点五 d 封装的技术本质上每个芯片仍然直接暴露于外部，具有更大的散热面积。 但多层折叠最大的问题，每一层的散热空间都被压缩，且上下方仍然有高热量热源，阻碍每层芯片的散热效率。也就是你自己本身很热，头上还放个炉子在产生热量，没被热晕已经是烧高香了。 芯片亦如是。何庭波提出的逻辑堆叠，理论上是通过设计在三对堆叠中找到每层芯片通信的最优路径来加快通信效率，以空间换时间的方法来达到时间最优解，但空间折叠最严重的问题在何庭波的理论中并没有具体表述， 也就是只从理论上考虑了时间最优解，放弃解决局部高热量密度问题的工程。实际也就是因为此高温造成的第一个问题就是芯片使用寿命大幅度缩减， 因为你所熟知的高温造成的问题在芯片内同样存在。这里想想看高温会有哪些问题？如果再加上冷热交替呢？因为无法散热，芯片在到达高温状态后要么强制运行直到烧毁，要么降低性能换取降温，而这也是很多手机发热就会变卡的原因。降频、 三 d 堆叠、 chiplets、 心力拆分、持续优化、缩短走线延迟等等技术是高端芯片设计师的必备能力，而不是可选能力。核的理论本质上仍是设计层面的优化，无法突破智重优势的物理极限。 宣称的等效一点四纳米制成。从工程角度看，这个说法混淆了系统提升和工艺制成进步的概念。 先进制成的核心优势是晶体管缩小带来的物理级改进，包括更高的密度、更低的电压、更小的电容以及更短的互联等等。物理层面的特性在实际制造过程中具有更成熟的落地性。掏定律是一个理想状态下的设计思路，短时间感觉仅作为理论路线， 因为解决多层堆叠的散热问题的难度不亚于华为自己生产出两纳米芯片。睡觉，晚安。

散热也是逻辑折叠必须解决的关键问题，我们的思路是在物理设计阶段引入热感知的 parton 和 placement， 降低折叠后的风值、功率、密度，避免热点叠加，同时优化风装散热方案，从系统层面优化热量导出路径。再看看良率和成本收益，我们发现良率不会变差， 反而有机会获得良率后成本的收益。主要有三个方面的原因，第一是逻辑折叠后上下层单带的尺寸，他显著的缩小单带良率，提升整体良率已两地相当。第二，高效率的折叠工艺引入的良率损失 我们做到了几乎可以忽略。第三，结合良率友好的设计，并充分利用上下层带他各自的工艺优势，可以获得相对于两地方案的良率和成本收益。

华为掏定律等于抄袭国外三 d 堆叠？全网谣言揭穿，别被带节奏，二者根本不是同一技术！最近全网吵翻天了，一边是全网热议华为掏定律， 麒麟二零二六直接对标英伟达高通国产芯片弯道超车。另一边无数网友疯狂质疑，什么掏定律？说白了就是国外玩烂的三 d 堆叠，换个名字包装一下，本质就是抄袭套壳，根本没有原创技术。两种声音吵得不可开交，甚至很多数码博主都在带节奏，说华为只是捡别人十几年前剩下的技术。今天我不讲空话，不玩概念， 只用硬核底层逻辑，一次性把真相扒到底，到底是改名套壳，还是真正的国产颠覆性突围？听完这条你全明白。 首先不可否认，三 d 堆叠二点五 d 先进封装确实是国外深耕了十几年的成熟技术，英特尔、台基顿、三星早就大规模商用，靠堆叠芯片缓存内存提升算力，这套方案国外确实玩的炉火纯青。也正因为都带堆叠两个字，百分之九十的网友直接把两者划等号，这恰恰是最大的认知误区， 大家一定要死死分清。国外传统堆叠和华为掏定律根本不是一个维度的东西。国外的三 d 堆叠先进封装，核心逻辑是成品堆叠，简单直白讲，他是把已经完整生产好流片完成的芯片内存、缓存像堆积木一样上下拼接组合在一起， 它的底层前提依然高度依赖三纳米、五纳米的先进制成，离不开 asmel 的 uv 高端光刻机，只是在做好的成品上做物理叠加，优化芯片本身的架构逻辑计算方式十几年都没有本质改变，本质上是在原有隧道上改良升级。 而华为的韬定律完全是降维式的底层创新，它根本不是成品拼接，而是芯片内部架构计算逻辑的垂直折叠重构。不是把做好的芯片堆起来，而是直接从芯片设计源头重新定义晶体管排布重构计算路径，压缩信号传输距离， 通过架构优化直接实现普通 dv 光刻机就能做出等效三纳米级别的算力性能，彻底绕开国外光刻机先进制成的技术封锁。一个是在别人定好的赛道里拼积木做改良，一个是直接换掉隧道重构底层逻辑，实现颠覆性突破。 两者的技术原理核心壁垒，实现路径天差地别，根本不存在照搬抄袭一说。国外堆叠是物理层面的拼接，华为韬定律是逻辑层面的革命， 这也是为什么麒麟二零二六能用普通光刻机就实现了对标高端旗舰芯片的算力。不是国外技术不行，是华为换了一套全新的技术逻辑，直接弯道超车。 网上那些带节奏说套壳抄袭的，要么是根本没看懂底层原理，要么就是故意带节奏忽略最核心的架构创新。所以问题来了，看完硬核拆解，你觉得华为掏定律是网友口中的改名套壳，还是咱们国产芯片真正打破国外垄断的技术突围？懂芯片懂技术的朋友，评论区留下你的真实看法。

今天华为正式发布了芯片领域的掏定律，彻底打破了有些人利用摩尔定律需要 euv 光刻机来卡我们脖子的局面。一分钟用大白话给您讲清楚堆叠技术到底是怎么回事。 先说结论，就相当于以前的房子都只能修一层平房，现在可以修两层甚至更多层了。同等的占地面积，住同样多的人肯定就不那么拥挤了，当然也就有更多的地方也可以用来住更多的人了。 芯片的本质也是一样的，谁堆的晶体管多，当然谁就能干更多的事。以前全世界做芯片都死磕，把晶体管越做越小，就像在一块地上盖越来越密的房子，但现在房子已经盖到原子级了，再盖就挤不下了。 而且更要命的是，所有水电交通道路都只能从城市边缘进来，房子越多越堵，这就是困了行业几十年的善出困局。 这次华为发布的掏定律直接换了个思路，不止一层楼了，盖两层甚至三层四层，把原本在平面铺开的电路垂直拆成两层硅片，用原子级的键和技术连在一起。原来信号要绕道的马路，现在直接坐几微米的电梯，速度快了百分之七十。 再把供电水管从地面改到天花板，每个房间直接供水，供电能力翻了三倍。这根本不是简单的两块芯片叠在一起，而是电路级的垂直重构。 你要听懂了这个理论，麻烦你给我点个关注可以吗？真的有很认真在做关于科技类的短视频，谢谢！

传统芯片是平面芯片，像一片瓷砖为 id 设计，因单块性能有限，那就多铺几块芯片吧，就像铺地板砖一样铺一层，这属于吃本的，封装空间不够，平铺咋办？那就一层层堆落起来， 哎，就像搬砖技巧那样，堆起来就是所谓的三 d stocking。 三 d 堆叠，这只是封装方式，芯片依旧是平面芯片，这样堆叠后相对于担心信息猎入，反而会变长， 直延增加，发热增加。而 u 级折叠说的不是封装的事，而是从设计之初就是立体电路结构的芯片，设计原则就是逻辑电路最短最优化，减少反应延迟。所以逻辑折叠从设计到生产端，就是一块三 d 立体芯片。其他所谓三 d 堆叠，仅指的最后封装阶段将多块平面芯片堆叠，本质都不一样。最基础的就是现在国外都用平面芯片堆叠，本质都不一样，最基础的就是现在国外都用平面芯片堆叠，本质都不一样，最基础的就是平面结构。 想搞华为这个，他们连设计软件都要重做，一切设计结构都要推翻，重头来是错误，能搞成啥样也不知道啊。设计软件做出要多久，这些却压根没人提。专家们说，早已有的三 d 堆叠，却只是封装仿真阶段才会出现的三 d 结构，可华为根本上就不是一种芯片了。

还得是华为啊，我这两天刷到一个视频啊，给大家讲一讲，就是现在国外不是卡我们脖子，然后一些芯片的话，就是我们拿不到那种，比如说啊，什么三大米，两大米，自己做不出来是不是？为什么说还得是华为， ok， 我不以最小的单位啊去拼晶体管的密度来提高这个芯片的运行速度，那我怎么弄呢？那我可以用堆叠的方式啊，这个，这个就是真的是，呃，只要你去想就一定有办法啊，对不对？我我我不做两纳米的， 我可以做五纳米，但是我就堆叠的方式，什么意思呢？我大概也查了查，就是啊，有比如说我们，呃，用房子做比较吧，有的人呢说我为了那个舒适一点， 住的人多一点，我要买个大平层，对不对？那其实你可以买大平层，你还可以买那个复式啊，就大概就是这么一个意思，就是两个五纳米的芯片堆叠起来，它的性能就几乎可以能达到两纳米啊，大概就是这么个意思。我突然在想， 其实我们所有的手机维修门店也会遇到这么一个情况，就是我们会陷入一个误区啊，现在生意不好做团购的话太卷了啊，这个让这个门店呢就是说赚不了太多的钱啊，总感觉这个自己这个行业的行业呢，也没法没办法去发展 啊，大部分呢会走入这样的一个误区，但是我发现那如果我们换一种方式想一想，不要把自己手里的牌 打的稀烂，就是你手里有牌啊，你，你一定要去算一下，要去知道自己手里有什么东西啊，说起来比较啰嗦， 就是你要知道自己手里随时审视一下自己手里有什么牌，比如说你现在手里跟着吉修匠已经做了两千个，三千个这样的一个私域客户， ok， 那 这些私域客户有没有做触达 公司呢？现在是两个月之前就拿了少数的门店进行测试，然后这些测试后呢，这些门店呢，经过我们的思域运营，思域触达 那个有了很大的一个提升，就是唤醒了很多的一个思域的客户主动的过来找你啊，你也不需要很强的那种呃，去打扰啊，一些广告不需要啊，而公司呢，很快就把这个东西给大家去提供，也就是说我们从核销挣钱，从 要转化为手里，要做服务，要做客户的沉淀，要做口碑，然后 也要去以一种堆叠的方式，让自己的生意在当下这种非常内卷的情况下要往上提啊，我们要向华为学习啊，这个可以给他点赞。

华为怎么可能实现一点四纳米制成呢？难道要直接绕过光刻机了吗？最近华为公布了一个新概念，叫做套定律，很多人看到二零三一年达到接近一点四纳米水平，哎，这直接蒙了， 可能不是大家所理解的那个意思，简单给大家分析一下，以前的芯片变强呢，靠的是把晶体管越做越小，也就是大家常听到的几纳米，比如五纳米、七纳米、三纳米之类的。但现在这条路是越来越难，因为已经快接近物理极限了。 华为这次提出的新思路是先别拼谁更小，而是改拼谁更快。因此华为提出了掏有定律和逻辑折叠。什么是掏定律？ 抛定律是以时间微缩替代传统几何微缩，通过减少芯片内部数据传输时间来提升性能。给大家举一个小例子，一家公司的员工能力都很强，一份文件要从一楼送到二十楼，再送到隔壁楼去审批， 真正拖慢效率的不是员工的工作能力，而是来回跑的流程。所以放到芯片上呢？以前提升芯片性能是相当于拼命把办公室缩小，而现在华为的思路是把经常协助的部门放到一起，甚至上下楼办公，让信息少跑腿。 所以所谓的时间微缩，不是说颠覆了传统的摩尔定律，而是通过一些创新的设计来让这个信号在芯片里面跑的更快，因此提升了性能。 而华为提到的逻辑折叠，可以理解成将原本平面的电路折叠成多层立体结构，缩短信号传输距离，可在相同芯片尺寸内集成更多晶体管，优化信号延迟和功耗，提升芯片速度与集成度，相当于给芯片装上三维大脑。 华为麒麟二零二六芯片预计今年九月发布的 mate 九十会使逻辑折叠技术首次完整落地。 晶体管密度提升百分之五十三点五，达到两百三十八 m t r n 平方，对标全球一纳米先进工艺水平， 大核能效提升百分之四十一，兼顾高性能与低功耗续航发热控制实现质的飞跃。最高主频提升百分之十二点七，主频突破三千兆赫兹，运算响应速度大幅增强。 另外，华为还提到，按照这条路线，到二零三一年，高端芯片会达到接近一点四纳米制成对应的晶体管密度水平。 注意啊，这里说的不是真的会做出一点四纳米芯片，而是可能通过架构封装和系统设计，用另一种方法达到接近那个水平的性能。 所以换句话说，以前行业想的是怎么把晶体管做的更小，现在可能是开始变成怎么让晶体管携同更聪明。如果这条路真的跑通，影响的可能就不只是华为了， 因为它意味着未来半导体竞争未必只有谁先做到几纳米这一种答案，更重要的是它能重新定义答案。 这种架构推动了中国的这个科技产业从一个跟跑者变成了一个规则的参与者，甚至是规则的主导者，这个对于我们的日常生活和产业升级都是一个非常非常大的一个里程碑。