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淡然20186天前
HUAWEI Tau(τ) Scaling Law 华为代表何庭波在 ISCAS 会议上,核心阐述了华为提出的 Tau(τ)缩放定律:一种替代传统摩尔定律的半导体演进新范式。 背景:摩尔定律的放缓 过去 60 年,半导体产业依靠几何缩放(摩尔定律)推动信息时代发展。FinFET 路线图将寿命延长了约十年,但在 7 nm节点后,几何缩放面临严峻挑战,先进制程成本激增、实现难度加大。 Tau(τ)缩放定律的提出 演讲者指出,半导体发展不应局限于几何尺寸缩放。几何缩放曾自然带来时域增益(更快的晶体管、更短的延迟),但几何缩放放缓并不意味着时间缩放停滞。τ(时间常数)= RC 乘积,从器件层面(皮秒级)、电路层面(纳秒级)到系统层面(秒级),横跨 10 个数量级。通过前端和后端 RC 优化(如高 k 金属栅极、应变硅等),可以在不缩小几何尺寸的情况下提升性能。τ 成为从器件到电路再到芯片的统一优化目标。 核心创新:逻辑折叠(Logic Folding) 逻辑折叠是一种全新的数字电路与系统设计方法,通过垂直堆叠活动层来压缩相邻触发器之间的传播时间,将关键路径门分布到不同层,显著缩短信号布线、降低寄生 RC、减少时钟误差。实现有效逻辑折叠的关键在于极小的混合键合(Hybrid Bonding)间距,需小于顶层金属间距的三倍。华为实现了 1.5 微米 的混合键合间距,对准套刻误差小于 0.5 微米,冗余设计使良率达到 100%。 产品成果:麒麟 2026 麒麟 2026 是首款采用逻辑折叠技术的芯片,基于双层自由逻辑架构。晶体管密度从传统工艺的每平方毫米 1.26 亿个提升至 2.38 亿个;SoC 能效提升 41%,最大时钟频率提升近 13%。SRAM 访问延迟降低 40% 以上,时钟缓冲器数量减少 50%。演讲者预告该产品将于 2026 年冬季 上市。 AI 系统架构:从芯片到数据中心 在 AI 领域,华为推出 Ascend 910C 和 950 超级节点,采用统一总线(UB)协议消除跨协议转换延迟,实现内存语义层的点对点传输。光学互连技术"High One"提供单设备 8 Tbps 带宽,将覆盖范围从不足 1 米扩展至 100 米,使千兆瓦级 AI 数据中心成为现实。系统折叠(System Folding)通过将供电、高速内存和光 I/O 移至垂直方向表面,突破了 2.5D 扩展的边缘瓶颈。
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华为在ISCAS 2026提出「韬(τ)定律」✨ 2026年5月25日,电气电子工程师学会(IEEE)国际电路系统研讨会ISCAS 2026上,华为董事、半导体业务部总裁何庭波做了「半导体新路径探索与实践」的主旨演讲,正式提出了「韬(τ)定律」——这是中国首次在全球半导体领域提出指导产业发展的新原则。 📌 核心内容: 用「时间缩微」代替传统「几何缩微」,核心是降低时间常数τ。靠逻辑折叠等原创技术压缩信号传播时延,不用极致物理制程也能提升晶体管密度和系统性能。 🔧 技术体系: 从器件到系统建立多层协同优化: - 器件层:优化晶体管和互连电阻、寄生电容,缩微器件级τ - 电路层:逻辑折叠突破平面布局,缩短关键路径,降低电阻电容负载 - 芯片层:软件、架构、芯片全栈协同,按工作负载控制指令流和数据流 - 系统层:定义「灵衢总线」,重构互联协议,实现超节点统一内存编址和原生内存语义 🏆 实践成果: 过去六年基于这个定律,华为已经设计量产了381款芯片,覆盖通信、计算、终端等领域。预计到2031年,高端芯片晶体管密度能达到1.4纳米制程水平。今年秋季还会发布新一代麒麟手机芯片,完整用逻辑折叠技术,性能应该会有大提升。 🌐 行业意义: 这是中国半导体从「跟随者」到「引领者」的里程碑,打破西方理论主导的格局,给产业提供了有创新性又可行的中国方案,可能会重塑全球半导体的竞争和发展轨迹。 #中国自信中国力量 #华为 #韬定律 #塑料百科全书 #卖塑料
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华为发表半导体韬定律!2031年剑指1.4纳米! 2026年5月25日,在上海举办的电气电子工程师学会(IEEE)国际电路与系统研讨会ISCAS 2026上,华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲,正式发布了指导半导体产业发展的全新原则“韬(τ)定律”,并公布规划称预计2031年基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平,具体信息如下: 韬(τ)定律提出的行业背景 主导全球半导体产业发展半个多世纪的摩尔定律,核心逻辑是通过不断缩小晶体管几何尺寸来提升性能,即集成电路上的晶体管数量每18~24个月翻一倍,芯片性能同步翻倍、成本下降。但当下摩尔定律已经走到瓶颈:随着晶体管尺寸不断缩小,逐渐逼近量子物理极限,会出现量子隧穿、漏电效应等问题,且先进制程的研发与制造成本暴增,已经难以延续过去的成本红利,无法满足AI时代指数级增长的计算性能需求,全球半导体行业都在寻找突破瓶颈的新路径。 韬(τ)定律的核心内容 韬(τ)定律跳出了传统“几何缩微”的路径,提出以“时间缩微”替代“几何缩微”,以系统性降低时间常数(τ,韬)为核心目标,通过逻辑折叠等创新技术压缩信号传播时延,提升晶体管密度,从而实现半导体和电子系统的性能持续提升,具体可分为四个层级的全栈协同优化: 1. 器件层面:优化晶体管与互连电阻、寄生电容,从物理底层最大限度缩微器件级时间常数τ; 2. 电路层面:通过逻辑折叠技术突破传统平面布局的物理边界,大幅缩短关键路径走线长度,降低信号传播的电阻与电容负载,同步提升晶体管密度与电路性能; 3. 芯片层面:通过“软件、架构、芯片”全栈软硬芯协同设计,针对实际工作负载做细粒度的指令流、数据流控制,提升系统级并行度与效率,降低端到端执行时间; 4. 系统层面! 何苦吓的硅谷破防尖叫:TM的……中国人用“时间缩微”,一拳打爆了“摩尔神像”!#大国崛起 #华为 #芯片 #半导体 #大国重器@YouYou@YoYo时装秀场
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2026 年 5 月 25 日 ISCAS 大会上华为女王何庭波公布了这一成果 下面用通俗的话把它作一个简单的介绍。 一、韬定律一句话是什么? 核心:用 “时间缩微” 替代 “几何缩微”。36氪 摩尔定律(老路): 把晶体管越做越小(7nm→5nm→3nm),平面上塞更多管子 → 性能提升。 本质:拼尺寸、拼 EUV 光刻机、拼最先进制程。 韬定律(新路): 不硬拼最小尺寸,而是拼命缩短信号在芯片里的延迟 τ: 把平面电路折叠、堆叠、3D 化(逻辑折叠) 缩短信号跑的距离 优化架构、减少无效切换 → 同样工艺下,更快、更强、更低功耗 通俗比喻: 摩尔定律:把房子做很小很小,挤更多人。 韬定律:房子不用更小,但把路修成立交、隧道、立体路网,让车(信号)跑得飞快。 二、为什么华为要提出韬定律? 因为摩尔定律走到头了: 物理极限:2–1nm 接近原子大小,量子隧穿漏电、发热失控。 成本爆炸:3nm 一条产线≈200 亿美元,全球只有 2–3 家玩得起。 外部封锁:EUV 光刻机买不到,先进制程被卡死。 华为的答案:不走 “最小制程” 独木桥,走 “成熟工艺 + 架构 + 3D + 系统优化” 的新路。 三、韬定律具体怎么做?(四层落地) 何庭波给出的路径:系统性降低时间常数 τ: 逻辑折叠(核心大招) 平面 → 立体堆叠、折叠 信号路径大幅缩短,延迟显著下降 3D 堆叠 + 异构集成 计算、存储、I/O 分层叠在一起 减少数据搬运,提升带宽、降低功耗 架构与 EDA 优化 重构流水线、关键路径优化 减少冗余、减少无效翻转 成熟工艺 “榨干” 潜力 在 7nm、14nm、28nm 上,通过上述手段逼近 3nm/2nm 等效性能 华为公开数据: 过去 6 年已基于韬定律量产 381 款芯片 2026 秋新麒麟将全量采用逻辑折叠 目标:2031 年在成熟工艺上达到等效 1.4nm 晶体管密度 四、和摩尔定律不是对立,是 “补路” 华为不否定摩尔定律,而是说:几何缩微越来越慢、越来越贵,需要另一条主线。 未来是:摩尔(继续微缩)+ 韬(时间 / 架构 / 3D)双轮驱动36氪。 五、这件事的真正意义(三层) 1. 技术层面:绕开 EUV 封锁,实现 “换道超车” 不用 EUV,用 DUV+3D + 逻辑折叠,在成熟工艺上追平先进制程。 对中国半导体:摆脱 “制程追赶” 焦虑,
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天雨侠1周前
5月25日,在电气电子工程师学会(IEEE)举办的国际电路系统研讨会ISCAS 2026上,华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲,发表了半导体产业发展的新原则韬(τ)定律。 根据演讲内容,韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则,通过逻辑折叠等创新技术,持续压缩信号传播时延,不断提升晶体管密度,从而实现半导体与电子系统的持续演进。 近年来,主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。面对晶体管几何缩微放缓,晶体管成本红利消退等发展困境,如何跨越传统工艺路径的局限,探索出一条全新的可持续演进路线,以满足当下呈指数级攀升的计算性能需求,已成为全球半导体行业亟待攻克的共同难题。 华为提出的“逻辑折叠(LogicFolding)”等核心技术,构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系,该体系以系统性降低时间常数τ为目标,旨在驱动各层级性能、能效、晶体管密度的持续提升。 在此次主旨演讲中,何庭波详细讲解了华为如何把韬(τ)定律应用到智能手机和AI计算领域的实践。在过去六年的实践中,基于韬(τ)定律,华为已成功设计并量产了381款芯片,广泛覆盖了千行百业的需求。其中,将于2026年秋季面世的麒麟芯片,率先采用了逻辑折叠技术。预计到2031年,基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。 面对未来,何庭波说:“未来一定属于开放合作。在半导体演进的路径上,没有一家企业可以独自完成所有答案。在韬(τ)定律的路径下,我们期待与全球科学家、工程师和产业伙伴紧密合作,共同推动半导体与电子产业持续发展。” #华为 #何庭波 #韬定律 #逻辑折叠技术 #麒麟芯片
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