华为在ISCAS 2026提出「韬(τ)定律」✨ 2026年5月25日,电气电子工程师学会(IEEE)国际电路系统研讨会ISCAS 2026上,华为董事、半导体业务部总裁何庭波做了「半导体新路径探索与实践」的主旨演讲,正式提出了「韬(τ)定律」——这是中国首次在全球半导体领域提出指导产业发展的新原则。 📌 核心内容: 用「时间缩微」代替传统「几何缩微」,核心是降低时间常数τ。靠逻辑折叠等原创技术压缩信号传播时延,不用极致物理制程也能提升晶体管密度和系统性能。 🔧 技术体系: 从器件到系统建立多层协同优化: - 器件层:优化晶体管和互连电阻、寄生电容,缩微器件级τ - 电路层:逻辑折叠突破平面布局,缩短关键路径,降低电阻电容负载 - 芯片层:软件、架构、芯片全栈协同,按工作负载控制指令流和数据流 - 系统层:定义「灵衢总线」,重构互联协议,实现超节点统一内存编址和原生内存语义 🏆 实践成果: 过去六年基于这个定律,华为已经设计量产了381款芯片,覆盖通信、计算、终端等领域。预计到2031年,高端芯片晶体管密度能达到1.4纳米制程水平。今年秋季还会发布新一代麒麟手机芯片,完整用逻辑折叠技术,性能应该会有大提升。 🌐 行业意义: 这是中国半导体从「跟随者」到「引领者」的里程碑,打破西方理论主导的格局,给产业提供了有创新性又可行的中国方案,可能会重塑全球半导体的竞争和发展轨迹。 #中国自信中国力量 #华为 #韬定律 #塑料百科全书 #卖塑料
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2026年5月25日,何庭波在ISCAS 2026会议上发声,消息瞬间震动整个半导体行业! 预计到2031年,依托韬(τ)定律打造的高端芯片,晶体管密度将对标传统1.4纳米制程。 往后十年,华为深耕多层折叠技术,从基础器件、电路架构,再到芯片整机与整套系统,全方位实现性能跨越式突破。 回望2019年,正是这位何庭波,写下了那封让亿万国人破防的海思全员信: “多年前,公司做出了极限生存的假设,预计有一天,所有美国的先进芯片和技术将不可获得,而华为仍将持续为客户服务。为了这个以为永远不会发生的假设,数千海思儿女,走上了科技史上最为悲壮的长征,为公司的生存打造‘备胎’。” 而当那一天真的来临,她写下:“今天,是历史的选择,所有我们曾经打造的备胎,一夜之间全部转‘正’!” 当年那句“前路更为艰辛,我们将以勇气、智慧和毅力,在极限施压下挺直脊梁,奋力前行!”的誓言,如今终于在“韬定律”的发布中,绽放出最耀眼的光芒。面对外部技术封锁与无端打压,数千海思儿女默默蓄力蛰伏,只为守住科技命脉,如今终于交出了这份迟来却无比厚重的答卷。 ✅ 什么是韬定律? 一句话说清: 不再死磕缩小晶体管尺寸, 而是通过系统性降低时间常数τ, 实现芯片性能的指数级跃升! ✅ 与摩尔定律的本质区别,直接颠覆认知! ❌ 摩尔定律:靠“几何缩微”死磕线宽,每18个月晶体管数量翻番,如今撞上量子隧穿物理壁垒,叠加制造成本疯涨的现实难题,原有发展路径已然走到瓶颈。 ✅ 韬(τ)定律:用“时间缩微”替代“几何缩微”,系统性降低信号延迟、时钟周期等时间常数,突破物理层面束缚,技术能够长久迭代升级,核心技术便是逻辑折叠! ✅ 逻辑折叠到底有多猛? ✔️ 单层逻辑电路直接变多层堆叠! ✔️ 相同面积下,晶体管密度大幅攀升! ✔️ 走线长度大幅缩短,信号延迟显著降低! ✔️ 不再过度依仗顶尖光刻工艺,挣脱外部技术桎梏! 华为的进度,直接打穿行业天花板! 🔥 已量产381款基于韬定律的芯片! 💥 2026年秋季首发:全球首款完整采用逻辑折叠技术的终端旗舰芯片! 🚀 2031年:对标传统1.4纳米制程! 未来十年:持续向更多层折叠迈进! 💖 回望当年备胎亮剑的铮铮誓言,再看如今韬定律破局新生,一路走来满是不易。 当年那句“惊涛拍岸,卷起千堆雪”的绝境,早已被我们踏成坦途。#华为#芯片#海思
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南栀·4天前
2026年5月25日,华为董事、半导体业务部总裁何庭波在国际电路系统研讨会(ISCAS2026)上正式提出半导体演进新原则"韬(T)定律",核心是以"时间缩微"替代传统"几何缩微",通过"逻辑折叠"技术缩短芯片信号路径,实现性能突破。 何庭波指出,摩尔定律自2005年起开始式微,预计再发展10年将遭遇物理边界的"墙",传统通过缩小晶体管尺寸提升性能的路径面临瓶颈。 2020年,华为在芯片研发中率先遇到这一"墙",何庭波因此开始深入思考半导体发展的新路径。 何庭波认为,摩尔定律的本质是追求更快更多的功能,而"几何缩微"带来的空间缩小本质上是为了实现时间上的微缩,即更快完成更多功能。既然"几何缩微"遇到巨大困难,华为转向以"时间缩微"衡量电子学进步,通过压缩信号传输时间突破性能瓶颈。 "韬定律"的核心技术是"逻辑折叠",通过硬件结构、软件调度和数据路径优化,压缩信号在芯片内的传播时延,提升等效晶体管密度 。 何庭波解释,这一技术可让同一块电路单元在不同时间执行不同任务,用时间换取面积,同时结合3D堆叠等系统级协同创新,让成熟制程实现高端性能。 在"韬定律"指导下,华为过去6年(2020-2026)研发并量产了381款芯片,覆盖手机、自动驾驶、通用计算及AI计算等多个领域。 2026年秋季登场的麒麟芯片将首次采用"逻辑折叠"技术,性能大幅跃升。何庭波表示,该芯片基于全新的自由逻辑设计理念,由单层扩展至双层,实现晶体管密度等指标的大幅提升 。 何庭波提出,未来十年华为将走向"全面折叠",甚至更多层的折叠,持续优化从器件、电路到芯片和系统的全栈性能。预计到2031年,基于"韬定律"的高端芯片晶体管密度将达到1.4纳米制程同等水平。 华为以规模化量产证明,从长期的技术"跟随"状态转向"定义路线"的创新阶段(非投资建议)
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何为人4天前
中国半导体新定律:韬(τ)定律 2026年5月25日,华为在2026国际电路与系统研讨会(ISCAS)上,由半导体业务总裁何庭波正式发布韬(τ,读作tau)定律,这是中国首次在全球半导体领域提出的产业核心指导原则,旨在破解摩尔定律走到物理与成本极限的行业困境 。 一、核心定义(与摩尔定律的本质区别) 摩尔定律(传统路线) 靠几何缩微:不断缩小晶体管物理尺寸,每18~24个月晶体管数量翻倍,性能提升、成本下降; 瓶颈:2nm以下出现量子隧穿漏电,先进制程建厂成本飙升,行业增速大幅放缓。 韬(τ)定律(中国新路线) 以时间缩微替代几何缩微,核心逻辑: 系统性能 ∝ 1/τ(τ为电路时间常数,代表信号传播时延) 不再死磕晶体管物理尺寸,转而全链路压缩信号传输延迟,通过架构、电路、系统优化提升芯片等效性能与晶体管密度。 二、核心实现技术(四大支柱) 1. 逻辑折叠(Logic Folding):核心杀手锏,打破芯片平面布局,做立体折叠式电路设计,大幅缩短走线长度、降低电阻电容负载,可实现晶体管密度翻倍、性能提升40%、功耗降低30%; 2. 灵衢总线:重构系统互联协议,实现统一内存编址,降低系统通信延迟; 3. 器件级τ优化:优化晶体管结构,从底层减少信号延迟; 4. 全栈软硬协同设计:贯穿器件、电路、芯片、系统的多层级协同优化 。 三、落地成果与行业目标 - 华为已基于韬定律量产381款芯片,覆盖手机、服务器、IoT等全场景,是经过6年验证的成熟技术路线,并非理论概念; - 行业目标:2031年前,依托韬定律的芯片,晶体管等效密度达到1.4nm先进制程水平,绕开高端光刻机的制程限制,实现半导体自主演进 。 四、一句话通俗理解 摩尔定律:把房子(晶体管)越建越小; 韬定律:不缩小房子,重构立体交通路网,让信号(数据)跑得更快,以此提升整体性能。#视觉冲击 #摩尔定律已死
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2026 年 5 月 25 日 ISCAS 大会上华为女王何庭波公布了这一成果 下面用通俗的话把它作一个简单的介绍。 一、韬定律一句话是什么? 核心:用 “时间缩微” 替代 “几何缩微”。36氪 摩尔定律(老路): 把晶体管越做越小(7nm→5nm→3nm),平面上塞更多管子 → 性能提升。 本质:拼尺寸、拼 EUV 光刻机、拼最先进制程。 韬定律(新路): 不硬拼最小尺寸,而是拼命缩短信号在芯片里的延迟 τ: 把平面电路折叠、堆叠、3D 化(逻辑折叠) 缩短信号跑的距离 优化架构、减少无效切换 → 同样工艺下,更快、更强、更低功耗 通俗比喻: 摩尔定律:把房子做很小很小,挤更多人。 韬定律:房子不用更小,但把路修成立交、隧道、立体路网,让车(信号)跑得飞快。 二、为什么华为要提出韬定律? 因为摩尔定律走到头了: 物理极限:2–1nm 接近原子大小,量子隧穿漏电、发热失控。 成本爆炸:3nm 一条产线≈200 亿美元,全球只有 2–3 家玩得起。 外部封锁:EUV 光刻机买不到,先进制程被卡死。 华为的答案:不走 “最小制程” 独木桥,走 “成熟工艺 + 架构 + 3D + 系统优化” 的新路。 三、韬定律具体怎么做?(四层落地) 何庭波给出的路径:系统性降低时间常数 τ: 逻辑折叠(核心大招) 平面 → 立体堆叠、折叠 信号路径大幅缩短,延迟显著下降 3D 堆叠 + 异构集成 计算、存储、I/O 分层叠在一起 减少数据搬运,提升带宽、降低功耗 架构与 EDA 优化 重构流水线、关键路径优化 减少冗余、减少无效翻转 成熟工艺 “榨干” 潜力 在 7nm、14nm、28nm 上,通过上述手段逼近 3nm/2nm 等效性能 华为公开数据: 过去 6 年已基于韬定律量产 381 款芯片 2026 秋新麒麟将全量采用逻辑折叠 目标:2031 年在成熟工艺上达到等效 1.4nm 晶体管密度 四、和摩尔定律不是对立,是 “补路” 华为不否定摩尔定律,而是说:几何缩微越来越慢、越来越贵,需要另一条主线。 未来是:摩尔(继续微缩)+ 韬(时间 / 架构 / 3D)双轮驱动36氪。 五、这件事的真正意义(三层) 1. 技术层面:绕开 EUV 封锁,实现 “换道超车” 不用 EUV,用 DUV+3D + 逻辑折叠,在成熟工艺上追平先进制程。 对中国半导体:摆脱 “制程追赶” 焦虑,
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重磅!华为发布半导体新演进原则韬定律 韬(τ)定律是华为于2026 年 5 月 25 日在上海 ISCAS 2026 国际电路与系统研讨会上正式发布的半导体新演进原则,由华为董事、半导体业务部总裁何庭波提出,是中国首次在全球半导体领域提出产业指导新原则。 一、核心背景:摩尔定律已逼近极限 物理墙:晶体管缩到 2/1 纳米级时,量子隧穿效应导致漏电,无法正常工作。 经济墙:3 纳米晶圆厂投资约200 亿美元,仅少数厂商能承担。 需求矛盾:AI、大模型、自动驾驶对算力需求呈指数级增长,传统缩微路径难以为继。 二、韬定律核心:用 “时间缩微” 替代 “几何缩微” 摩尔定律:靠缩小晶体管尺寸(几何缩微),在单位面积塞更多晶体管来提升性能。 韬定律(τ 定律):不靠极致尺寸,而是系统性降低时间常数 τ(信号传播时延),通过逻辑折叠等技术缩短信号路径,等效提升晶体管密度与性能。 简单比喻:芯片是城市,晶体管是楼房,信号是车流。摩尔定律是 “把路修窄、楼盖密”;韬定律是 “修高架、优化路网”,让车流更快。 三、关键技术:逻辑折叠(Logic Folding) 传统平面设计:模块平铺,信号路径长、延迟高、功耗大。 逻辑折叠:把平面电路 “立体折叠”,让远距离模块物理靠近,缩短走线、降低 RC 负载。 实测效果:相同制程下,晶体管密度 + 55%、能效 + 41%。 四、进展与 roadmap 已验证:过去 6 年基于韬定律已量产 381 款芯片,覆盖通信、终端、车载、AI 等。 近期:2026 年秋季发布首款全逻辑折叠麒麟旗舰芯片。 远期:2031 年等效达到1.4 纳米制程的晶体管密度水平。 五、与摩尔定律的本质区别 摩尔定律:优化维度是空间(尺寸),核心是几何缩小,受物理极限约束。 韬定律:优化维度是时间(延迟),核心是系统级时序压缩,突破制程依赖。 六、意义 产业层面:为后摩尔时代提供中国方案,摆脱对先进光刻机的绝对依赖。 技术层面:构建从器件、电路、芯片到系统的多层级协同优化体系。 战略层面:标志中国半导体从 “技术跟随” 迈向 **“规则定义”**。#芯片科技突破 #华为 #韬定律 #半导体新定律 #τ定律
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