淡然20183天前
HUAWEI Tau(τ) Scaling Law 华为代表何庭波在 ISCAS 会议上,核心阐述了华为提出的 Tau(τ)缩放定律:一种替代传统摩尔定律的半导体演进新范式。 背景:摩尔定律的放缓 过去 60 年,半导体产业依靠几何缩放(摩尔定律)推动信息时代发展。FinFET 路线图将寿命延长了约十年,但在 7 nm节点后,几何缩放面临严峻挑战,先进制程成本激增、实现难度加大。 Tau(τ)缩放定律的提出 演讲者指出,半导体发展不应局限于几何尺寸缩放。几何缩放曾自然带来时域增益(更快的晶体管、更短的延迟),但几何缩放放缓并不意味着时间缩放停滞。τ(时间常数)= RC 乘积,从器件层面(皮秒级)、电路层面(纳秒级)到系统层面(秒级),横跨 10 个数量级。通过前端和后端 RC 优化(如高 k 金属栅极、应变硅等),可以在不缩小几何尺寸的情况下提升性能。τ 成为从器件到电路再到芯片的统一优化目标。 核心创新:逻辑折叠(Logic Folding) 逻辑折叠是一种全新的数字电路与系统设计方法,通过垂直堆叠活动层来压缩相邻触发器之间的传播时间,将关键路径门分布到不同层,显著缩短信号布线、降低寄生 RC、减少时钟误差。实现有效逻辑折叠的关键在于极小的混合键合(Hybrid Bonding)间距,需小于顶层金属间距的三倍。华为实现了 1.5 微米 的混合键合间距,对准套刻误差小于 0.5 微米,冗余设计使良率达到 100%。 产品成果:麒麟 2026 麒麟 2026 是首款采用逻辑折叠技术的芯片,基于双层自由逻辑架构。晶体管密度从传统工艺的每平方毫米 1.26 亿个提升至 2.38 亿个;SoC 能效提升 41%,最大时钟频率提升近 13%。SRAM 访问延迟降低 40% 以上,时钟缓冲器数量减少 50%。演讲者预告该产品将于 2026 年冬季 上市。 AI 系统架构:从芯片到数据中心 在 AI 领域,华为推出 Ascend 910C 和 950 超级节点,采用统一总线(UB)协议消除跨协议转换延迟,实现内存语义层的点对点传输。光学互连技术"High One"提供单设备 8 Tbps 带宽,将覆盖范围从不足 1 米扩展至 100 米,使千兆瓦级 AI 数据中心成为现实。系统折叠(System Folding)通过将供电、高速内存和光 I/O 移至垂直方向表面,突破了 2.5D 扩展的边缘瓶颈。
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