2026年5月25日路透社电 华为公布芯片设计领域重大突破,源哥深度解读。 华为于周一宣布,其高端芯片将在五年内实现等效1.4纳米制程的晶体管密度。此举彰显出国内正努力突破美方制裁,全力攻克先进芯片制造难关的决心。 华为并未公开独立的性能实测数据。但这项公布的目标意义重大。到2030年末,华为1.4纳米制程将跻身全球先进芯片制造的顶尖梯队。 华为于周一发布了一项全新的芯片性能提升核心理论,指出半导体行业已经无法单纯依靠缩小晶体管尺寸来实现性能迭代。 华为介绍,这项名为陶氏缩放定律的核心原理,重点缩短芯片与整个计算系统内部信号和数据的传输耗时。即国内无法获取最顶尖的半导体生产设备,这套理论也能帮助华为突破限制且提升芯片性能与晶体管密度。 华为在芯片领域的突破事关重大,尖端科技已经成为各国经济发展和地缘博弈的核心筹码。 华为昇腾系列芯片,如今已经成为国内本土大模型算力的核心底座,上个月DeepSeek发布的最新旗舰V4大模型,就大量依托昇腾芯片算力运行。 华为表示,今年晚些时候即将发布的麒麟芯片,将首次搭载名为「逻辑折叠」的全新架构,能够大幅缩短芯片内部线路长度且显著提升整体性能。 华为补充,过去六年里,公司已经基于陶氏缩放定律,完成361款芯片的自研与量产,覆盖智能手机和AI算力等多个行业场景。 Arm半导体研究总监表示: 「华为提出的方案,是从传统的制程节点缩放,转向全系统级的效率优化。 华为不再单纯依赖缩小晶体管尺寸,而是聚焦缩短互联线路和降低延迟以及优化芯片内部数据传输效率。在尖端光刻设备受限的大环境下,这确实是一条切实可行、挖掘性能上限的可靠路径。」 外界认为,华为最新的芯片设计战略,证明华为与国内产业链伙伴在美方层层封锁下取得了关键进展;不过分析人士也指出,在最顶尖的先进制程工艺上,国内依然落后全球头部厂商。
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阿权哥6天前
华为<韬定律>华为发布全新芯片定律,1.4nm制程不再是梦 一、韬(τ)定律的发布与核心定位 - 发布背景:2026国际电路与系统研讨会上,华为董事、半导体业务部总裁何庭波正式提出,这是中国在全球半导体领域首次提出的指导产业发展的新原则,相关论文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中国科学院科技论文预发布平台。 - 核心突破:自登纳德缩放定律以来,首个在整个计算栈建立统一优化目标的缩放原理。 - 核心指标:不再以晶体管面积为核心,而是将“时间”(延迟/时间常数τ)作为技术进步的核心衡量指标,覆盖从单个晶体管到数据中心、跨越12个数量级的整个计算体系。 - 目标预期:预计到2031年,基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。   二、量产级验证案例(技术效果) 1. 移动SoC场景:逻辑折叠技术在相同器件节点下,实现晶体管密度55%的阶跃式提升,同时带来41%的能效增益。 2. AI系统场景:通过内存语义统一总线架构、近封装Hi-ONE光学I/O、edge-to-surface 3D折叠技术构成的协同设计技术栈,预计到2035年将实现超过100倍的硬件集成度增长。   三、三大核心技术方向(受益主线) 1. 混合键合与TSV(硅通孔) - 技术演进:逻辑折叠将从局部关键路径折叠,发展为单个封装内集成2层、4层甚至更多有源层堆叠。 - 两大支撑技术: - 低温混合键合技术:放宽堆叠层之间的热预算要求。 - TSV落点下移:从顶层金属层下移至M6金属层,释放超过30%高层布线资源。 - 关键指标:2026-2035年,晶体管密度将提升至接近/超过400 MTr/mm²,同时推动麒麟芯片CPU核心频率迈向4GHz以上。 2. 3D堆叠技术 - 发展必然性:解决2.5D扇出封装的扩展瓶颈,实现内存、互连网络、供电与逻辑电路的垂直集成同步扩展。 - 时间线规划: - 2030年前:昇腾910C、950、820等产品依赖Chiplet、2.5D扇出、标准间距混合键合的3D堆叠技术。 - 2030年左右:昇腾990首次引入逻辑折叠技术,此后3D堆叠将成为性能扩展的主要承载方式。 #韬定律#半导体 #芯片 #科技改变生活 #国产芯片
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