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淡然20183天前
HUAWEI Tau(τ) Scaling Law 华为代表何庭波在 ISCAS 会议上,核心阐述了华为提出的 Tau(τ)缩放定律:一种替代传统摩尔定律的半导体演进新范式。 背景:摩尔定律的放缓 过去 60 年,半导体产业依靠几何缩放(摩尔定律)推动信息时代发展。FinFET 路线图将寿命延长了约十年,但在 7 nm节点后,几何缩放面临严峻挑战,先进制程成本激增、实现难度加大。 Tau(τ)缩放定律的提出 演讲者指出,半导体发展不应局限于几何尺寸缩放。几何缩放曾自然带来时域增益(更快的晶体管、更短的延迟),但几何缩放放缓并不意味着时间缩放停滞。τ(时间常数)= RC 乘积,从器件层面(皮秒级)、电路层面(纳秒级)到系统层面(秒级),横跨 10 个数量级。通过前端和后端 RC 优化(如高 k 金属栅极、应变硅等),可以在不缩小几何尺寸的情况下提升性能。τ 成为从器件到电路再到芯片的统一优化目标。 核心创新:逻辑折叠(Logic Folding) 逻辑折叠是一种全新的数字电路与系统设计方法,通过垂直堆叠活动层来压缩相邻触发器之间的传播时间,将关键路径门分布到不同层,显著缩短信号布线、降低寄生 RC、减少时钟误差。实现有效逻辑折叠的关键在于极小的混合键合(Hybrid Bonding)间距,需小于顶层金属间距的三倍。华为实现了 1.5 微米 的混合键合间距,对准套刻误差小于 0.5 微米,冗余设计使良率达到 100%。 产品成果:麒麟 2026 麒麟 2026 是首款采用逻辑折叠技术的芯片,基于双层自由逻辑架构。晶体管密度从传统工艺的每平方毫米 1.26 亿个提升至 2.38 亿个;SoC 能效提升 41%,最大时钟频率提升近 13%。SRAM 访问延迟降低 40% 以上,时钟缓冲器数量减少 50%。演讲者预告该产品将于 2026 年冬季 上市。 AI 系统架构:从芯片到数据中心 在 AI 领域,华为推出 Ascend 910C 和 950 超级节点,采用统一总线(UB)协议消除跨协议转换延迟,实现内存语义层的点对点传输。光学互连技术"High One"提供单设备 8 Tbps 带宽,将覆盖范围从不足 1 米扩展至 100 米,使千兆瓦级 AI 数据中心成为现实。系统折叠(System Folding)通过将供电、高速内存和光 I/O 移至垂直方向表面,突破了 2.5D 扩展的边缘瓶颈。
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韬定律炸了!华为381款芯片量产,麒麟今秋面世,全世界都在拆何庭波的论文。但你可能不知道,过去六年她经历了什么。2020年,华为芯片断供,EUV被锁死,连荣耀都被卖掉,华为已被逼到墙角。何庭波在内部信里默默写下:“数千海思儿女,走上了科技史上最为悲壮的长征。”这个外表温和的湖南女人,带着海思团队,开始了绝地反击。既然二维被封死了,能不能试试三维。何庭波大胆提出“多维协同与系统重构”。过去六十年,所有人都在想办法让晶体管变得更小。但我们真正想要的,从来都不是"小",而是"快"。方向提出来只是第一步。没人知道这条路能不能走通。她拉上近万人成立莫邪小组,就这样一头扎了进去。何庭波如今回忆:七年里,他们面对的是数不清的失败和看不到头的黑暗,有一阵子很沮丧,她觉得没招了。但她比谁都清楚,退路早就断了。何庭波说:“没有退路,就是胜利之路。”七年铸剑,今天华为381款芯片实现量产,麒麟今秋面世。与此同时巨头们一刻也没停,制程差距还在拉大。 英特尔18A量产、台积电N2出货、三星1.4纳米推进。但何庭波在讲台上,平静地说出了一句让整个硅谷失眠的话:"失去了几何缩微能力并不意味着我们也失去了时间微缩能力。"从被卡了六年脖子,到改写规则,网友直呼:巾帼不让须眉,韬光养晦,莫邪铸剑。退无可退,自成天地。#何庭波谈华为韬定律 #韬定律由来#华为莫邪 #何庭波内部信 #商业思维@DOU+小助手
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2026 年 5 月 25 日 ISCAS 大会上华为女王何庭波公布了这一成果 下面用通俗的话把它作一个简单的介绍。 一、韬定律一句话是什么? 核心:用 “时间缩微” 替代 “几何缩微”。36氪 摩尔定律(老路): 把晶体管越做越小(7nm→5nm→3nm),平面上塞更多管子 → 性能提升。 本质:拼尺寸、拼 EUV 光刻机、拼最先进制程。 韬定律(新路): 不硬拼最小尺寸,而是拼命缩短信号在芯片里的延迟 τ: 把平面电路折叠、堆叠、3D 化(逻辑折叠) 缩短信号跑的距离 优化架构、减少无效切换 → 同样工艺下,更快、更强、更低功耗 通俗比喻: 摩尔定律:把房子做很小很小,挤更多人。 韬定律:房子不用更小,但把路修成立交、隧道、立体路网,让车(信号)跑得飞快。 二、为什么华为要提出韬定律? 因为摩尔定律走到头了: 物理极限:2–1nm 接近原子大小,量子隧穿漏电、发热失控。 成本爆炸:3nm 一条产线≈200 亿美元,全球只有 2–3 家玩得起。 外部封锁:EUV 光刻机买不到,先进制程被卡死。 华为的答案:不走 “最小制程” 独木桥,走 “成熟工艺 + 架构 + 3D + 系统优化” 的新路。 三、韬定律具体怎么做?(四层落地) 何庭波给出的路径:系统性降低时间常数 τ: 逻辑折叠(核心大招) 平面 → 立体堆叠、折叠 信号路径大幅缩短,延迟显著下降 3D 堆叠 + 异构集成 计算、存储、I/O 分层叠在一起 减少数据搬运,提升带宽、降低功耗 架构与 EDA 优化 重构流水线、关键路径优化 减少冗余、减少无效翻转 成熟工艺 “榨干” 潜力 在 7nm、14nm、28nm 上,通过上述手段逼近 3nm/2nm 等效性能 华为公开数据: 过去 6 年已基于韬定律量产 381 款芯片 2026 秋新麒麟将全量采用逻辑折叠 目标:2031 年在成熟工艺上达到等效 1.4nm 晶体管密度 四、和摩尔定律不是对立,是 “补路” 华为不否定摩尔定律,而是说:几何缩微越来越慢、越来越贵,需要另一条主线。 未来是:摩尔(继续微缩)+ 韬(时间 / 架构 / 3D)双轮驱动36氪。 五、这件事的真正意义(三层) 1. 技术层面:绕开 EUV 封锁,实现 “换道超车” 不用 EUV,用 DUV+3D + 逻辑折叠,在成熟工艺上追平先进制程。 对中国半导体:摆脱 “制程追赶” 焦虑,
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