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淡然20182天前
HUAWEI Tau(τ) Scaling Law 华为代表何庭波在 ISCAS 会议上,核心阐述了华为提出的 Tau(τ)缩放定律:一种替代传统摩尔定律的半导体演进新范式。 背景:摩尔定律的放缓 过去 60 年,半导体产业依靠几何缩放(摩尔定律)推动信息时代发展。FinFET 路线图将寿命延长了约十年,但在 7 nm节点后,几何缩放面临严峻挑战,先进制程成本激增、实现难度加大。 Tau(τ)缩放定律的提出 演讲者指出,半导体发展不应局限于几何尺寸缩放。几何缩放曾自然带来时域增益(更快的晶体管、更短的延迟),但几何缩放放缓并不意味着时间缩放停滞。τ(时间常数)= RC 乘积,从器件层面(皮秒级)、电路层面(纳秒级)到系统层面(秒级),横跨 10 个数量级。通过前端和后端 RC 优化(如高 k 金属栅极、应变硅等),可以在不缩小几何尺寸的情况下提升性能。τ 成为从器件到电路再到芯片的统一优化目标。 核心创新:逻辑折叠(Logic Folding) 逻辑折叠是一种全新的数字电路与系统设计方法,通过垂直堆叠活动层来压缩相邻触发器之间的传播时间,将关键路径门分布到不同层,显著缩短信号布线、降低寄生 RC、减少时钟误差。实现有效逻辑折叠的关键在于极小的混合键合(Hybrid Bonding)间距,需小于顶层金属间距的三倍。华为实现了 1.5 微米 的混合键合间距,对准套刻误差小于 0.5 微米,冗余设计使良率达到 100%。 产品成果:麒麟 2026 麒麟 2026 是首款采用逻辑折叠技术的芯片,基于双层自由逻辑架构。晶体管密度从传统工艺的每平方毫米 1.26 亿个提升至 2.38 亿个;SoC 能效提升 41%,最大时钟频率提升近 13%。SRAM 访问延迟降低 40% 以上,时钟缓冲器数量减少 50%。演讲者预告该产品将于 2026 年冬季 上市。 AI 系统架构:从芯片到数据中心 在 AI 领域,华为推出 Ascend 910C 和 950 超级节点,采用统一总线(UB)协议消除跨协议转换延迟,实现内存语义层的点对点传输。光学互连技术"High One"提供单设备 8 Tbps 带宽,将覆盖范围从不足 1 米扩展至 100 米,使千兆瓦级 AI 数据中心成为现实。系统折叠(System Folding)通过将供电、高速内存和光 I/O 移至垂直方向表面,突破了 2.5D 扩展的边缘瓶颈。
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华粉3天前
华为何庭波女士最新简介:华为董事,半导体总裁,27岁加入华为 出生 1969 年,湖南长沙 学历 北京邮电大学 半导体物理学士+通信工程学士+硕士(1996) 加入华为 27岁(1996) 现任 华为董事/华为科学家委员会主任/信息技术管理团队(ITMT)主任/半导体业务部总裁 /2012 实验室前总裁 华为 17 人董事会仅 2名女性之一(另一位是孟晚舟);2019入选福布斯中国科技女性榜;中文科技圈称"芯片女王"。 她入职后深耕芯片领域近30年,历任芯片开发、研究、架构、供应链等关键岗位,曾任研发部长、海- 思总裁、2012实验室总裁。 2004年,她牵头创立海思半导体,主导启动芯片“备胎计划”,长期投入-高风险、高难度的自研项目,为华为构建芯片安全体系筑牢根基。2019年,面对外部技术封锁,她发-布公开信宣布海思“备胎一夜转正”,确保华为产品战略安全,展现了深厚的战略远见与技术底气。 作为华为半导体业务的掌舵人,她带领团队突破一系列关键技术瓶颈,推动麒麟系列芯片实现从追赶- 到并跑的跨越,支撑起华为消费电子、通信设备等业务的核心竞争力。2026年5月,她在IEEE国际电- 路与系统研讨会上发表主旨演讲,正式提出“韬(τ)定律”,以“时间缩微”替代传统“几何缩微”- 路径,为后摩尔时代半导体产业提供了全新演进方向,这也是中国企业首次在国际舞台提出半导体产- 业指导原则。 她始终以低调务实的风格,带领团队攻克技术难关,从幕后工程师成长为全球半导体领域的重要技术- 引领者,其长期主义的坚守与战略魄力,为华为乃至中国半 #何庭波 #华为 #麒麟芯片 #韬定律
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