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华为发表半导体韬定律!2031年剑指1.4纳米! 2026年5月25日,在上海举办的电气电子工程师学会(IEEE)国际电路与系统研讨会ISCAS 2026上,华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲,正式发布了指导半导体产业发展的全新原则“韬(τ)定律”,并公布规划称预计2031年基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平,具体信息如下: 韬(τ)定律提出的行业背景 主导全球半导体产业发展半个多世纪的摩尔定律,核心逻辑是通过不断缩小晶体管几何尺寸来提升性能,即集成电路上的晶体管数量每18~24个月翻一倍,芯片性能同步翻倍、成本下降。但当下摩尔定律已经走到瓶颈:随着晶体管尺寸不断缩小,逐渐逼近量子物理极限,会出现量子隧穿、漏电效应等问题,且先进制程的研发与制造成本暴增,已经难以延续过去的成本红利,无法满足AI时代指数级增长的计算性能需求,全球半导体行业都在寻找突破瓶颈的新路径。 韬(τ)定律的核心内容 韬(τ)定律跳出了传统“几何缩微”的路径,提出以“时间缩微”替代“几何缩微”,以系统性降低时间常数(τ,韬)为核心目标,通过逻辑折叠等创新技术压缩信号传播时延,提升晶体管密度,从而实现半导体和电子系统的性能持续提升,具体可分为四个层级的全栈协同优化: 1. 器件层面:优化晶体管与互连电阻、寄生电容,从物理底层最大限度缩微器件级时间常数τ; 2. 电路层面:通过逻辑折叠技术突破传统平面布局的物理边界,大幅缩短关键路径走线长度,降低信号传播的电阻与电容负载,同步提升晶体管密度与电路性能; 3. 芯片层面:通过“软件、架构、芯片”全栈软硬芯协同设计,针对实际工作负载做细粒度的指令流、数据流控制,提升系统级并行度与效率,降低端到端执行时间; 4. 系统层面! 何苦吓的硅谷破防尖叫:TM的……中国人用“时间缩微”,一拳打爆了“摩尔神像”!#大国崛起 #华为 #芯片 #半导体 #大国重器@YouYou@YoYo时装秀场
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天雨侠5天前
5月25日,在电气电子工程师学会(IEEE)举办的国际电路系统研讨会ISCAS 2026上,华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲,发表了半导体产业发展的新原则韬(τ)定律。 根据演讲内容,韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则,通过逻辑折叠等创新技术,持续压缩信号传播时延,不断提升晶体管密度,从而实现半导体与电子系统的持续演进。 近年来,主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。面对晶体管几何缩微放缓,晶体管成本红利消退等发展困境,如何跨越传统工艺路径的局限,探索出一条全新的可持续演进路线,以满足当下呈指数级攀升的计算性能需求,已成为全球半导体行业亟待攻克的共同难题。 华为提出的“逻辑折叠(LogicFolding)”等核心技术,构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系,该体系以系统性降低时间常数τ为目标,旨在驱动各层级性能、能效、晶体管密度的持续提升。 在此次主旨演讲中,何庭波详细讲解了华为如何把韬(τ)定律应用到智能手机和AI计算领域的实践。在过去六年的实践中,基于韬(τ)定律,华为已成功设计并量产了381款芯片,广泛覆盖了千行百业的需求。其中,将于2026年秋季面世的麒麟芯片,率先采用了逻辑折叠技术。预计到2031年,基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。 面对未来,何庭波说:“未来一定属于开放合作。在半导体演进的路径上,没有一家企业可以独自完成所有答案。在韬(τ)定律的路径下,我们期待与全球科学家、工程师和产业伙伴紧密合作,共同推动半导体与电子产业持续发展。” #华为 #何庭波 #韬定律 #逻辑折叠技术 #麒麟芯片
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