智视界4天前
华为押注“逻辑折叠”,韬定律到底是突破,还是高代价豪赌? #华为 #麒麟 #韬定律 #逻辑折叠 #芯片 麒麟2026最值得讨论的,不是“参数像不像3纳米”,而是华为到底在用什么方式改写芯片升级逻辑。过去行业默认的路径,是继续缩小晶体管;但当5纳米以下开始被互连RC延迟、功耗墙和成本反弹卡住之后,真正决定性能的,已经不只是尺寸,而是信号在芯片里跑得够不够快。华为提出的“逻辑折叠”,本质上就是把优化目标从空间缩微,切换到时间常数τ。 但这不是一条免费的捷径。它确实可能在手机芯片上兑现更高密度、更好能效和更短数据路径,却也把代价转移到了热管理、背面供电、混合键合、良率和生态适配上。对投资和产业观察来说,这意味着我们不能只看发布会参数,而要看这条路线能否在量产、成本、温控和应用场景上真正成立。它影响的不只是华为一款芯片,而是中国半导体未来几年“靠什么缩小代差”的预期边界。 【精彩内容要点】 1. 为什么5纳米以下真正卡住行业的,不只是EUV,而是互连RC延迟和系统级性能失速? 2. 华为说的“逻辑折叠”到底是什么?它和Chiplet、存储堆叠、普通3D封装有什么本质区别? 3. 为什么台积电、AMD、英特尔明明知道这条路,却长期没有全面押注?真正拦路的是哪几笔代价账? 4. 麒麟2026披露的密度、主频、能效提升,哪些可能是真兑现,哪些还要等量产和第三方验证? 5. 这条路线为什么更适合手机SoC,而不是直接复制到持续满载的AI服务器芯片? 6. 如果中国半导体要把这条路走成规模化能力,还必须补齐哪五道关:EDA、键合、良率、散热和生态?
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华为全球首发半导体领域新定律,何庭波霸气全英文演讲 晶体管密度与系统性能通过逻辑折叠技术实现新突破 Mate90今年秋季将搭载全新麒麟芯片。 2026国际电路与系统研讨会25日在上海举行,华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中,正式发表“韬(τ)定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律,华为过去六年已成功设计并量产了381款芯片。今年秋季,华为将发布新的麒麟手机芯片,完整采用逻辑折叠技术,大幅提升相关性能 重新定义芯片发展路径 时间缩微替代几何缩微:传统芯片依赖缩小晶体管尺寸(摩尔定律),但物理和经济瓶颈已现。华为提出以“系统性降低时间常数(τ)”为目标,通过压缩信号传播时延提升性能,而非单纯追求纳米级工艺。  逻辑折叠技术:将芯片内部电路从传统“平铺式”改为“立体折叠式”。通过垂直堆叠逻辑单元、缩短互连距离,大幅降低延迟并提高晶体管密度。例如,单层电路折叠为双层,信号传输路径缩短70%以上 2031年目标:等效1.4纳米水平 华为预计,通过持续优化器件、电路到系统的多层级协同体系,2031年高端芯片晶体管密度将达1.4纳米制程同等水平 #华为 #何庭波 #麒麟芯片 #韬定律 #半导体
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淡然20184天前
HUAWEI Tau(τ) Scaling Law 华为代表何庭波在 ISCAS 会议上,核心阐述了华为提出的 Tau(τ)缩放定律:一种替代传统摩尔定律的半导体演进新范式。 背景:摩尔定律的放缓 过去 60 年,半导体产业依靠几何缩放(摩尔定律)推动信息时代发展。FinFET 路线图将寿命延长了约十年,但在 7 nm节点后,几何缩放面临严峻挑战,先进制程成本激增、实现难度加大。 Tau(τ)缩放定律的提出 演讲者指出,半导体发展不应局限于几何尺寸缩放。几何缩放曾自然带来时域增益(更快的晶体管、更短的延迟),但几何缩放放缓并不意味着时间缩放停滞。τ(时间常数)= RC 乘积,从器件层面(皮秒级)、电路层面(纳秒级)到系统层面(秒级),横跨 10 个数量级。通过前端和后端 RC 优化(如高 k 金属栅极、应变硅等),可以在不缩小几何尺寸的情况下提升性能。τ 成为从器件到电路再到芯片的统一优化目标。 核心创新:逻辑折叠(Logic Folding) 逻辑折叠是一种全新的数字电路与系统设计方法,通过垂直堆叠活动层来压缩相邻触发器之间的传播时间,将关键路径门分布到不同层,显著缩短信号布线、降低寄生 RC、减少时钟误差。实现有效逻辑折叠的关键在于极小的混合键合(Hybrid Bonding)间距,需小于顶层金属间距的三倍。华为实现了 1.5 微米 的混合键合间距,对准套刻误差小于 0.5 微米,冗余设计使良率达到 100%。 产品成果:麒麟 2026 麒麟 2026 是首款采用逻辑折叠技术的芯片,基于双层自由逻辑架构。晶体管密度从传统工艺的每平方毫米 1.26 亿个提升至 2.38 亿个;SoC 能效提升 41%,最大时钟频率提升近 13%。SRAM 访问延迟降低 40% 以上,时钟缓冲器数量减少 50%。演讲者预告该产品将于 2026 年冬季 上市。 AI 系统架构:从芯片到数据中心 在 AI 领域,华为推出 Ascend 910C 和 950 超级节点,采用统一总线(UB)协议消除跨协议转换延迟,实现内存语义层的点对点传输。光学互连技术"High One"提供单设备 8 Tbps 带宽,将覆盖范围从不足 1 米扩展至 100 米,使千兆瓦级 AI 数据中心成为现实。系统折叠(System Folding)通过将供电、高速内存和光 I/O 移至垂直方向表面,突破了 2.5D 扩展的边缘瓶颈。
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华为扔出王牌,统治全球半导体半个世纪的摩尔定律,被“芯片女王”何庭波亲手改写了,全世界都懵了。5月25日,华为公司董事、半导体业务掌门人何庭波,正式向全球半导体行业提出新的半导体定律:"韬定律",用时间缩微替代几何缩微。以后芯片不比谁的晶体管更小,比谁的信号跑得更快。为什么是何庭波第一个掀桌子?因为她退无可退。2020年,先进制程对华为,全面断供,一台EUV光刻机卡了整整六年。没有EUV,那就绕过EUV。她带着华为,蹚出一条自己的路。她的答案叫"逻辑折叠"。换句话说,传统芯片像平房,信号绕远路,还容易堵;何庭波的团队把电路叠成高楼,信号上下穿透,延迟直接降下来。这不是PPT概念。过去六年,在何庭波的带领下,华为已经基于这套逻辑量产了381款芯片。今年秋天,首款完整搭载逻辑折叠的麒麟2026即将面世,不靠更小的制程,靠架构重新排布,晶体管密度提升约53%,能效提升约41%,虽然主频还有差距,但华为硬是在被卡脖子的赛道,重新定义了芯片的游戏规则。”以前的半导体游戏,是ASML、台积电、英特尔三家坐庄,谁有钱买光刻机谁玩。何庭波用一个"韬定律"直接砸碎了这个规则。以后拼的是架构设计,是系统能力。封锁没有困住何庭波,反而把她逼成了新赛道的规则制定者。被卡了六年脖子的华为,这张王牌打出来,今晚谁睡不着?#华为发表半导体韬定律#何庭波发布韬定律 #逻辑折叠技术 #麒麟2026 #商业思维@DOU+小助手
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