淡然20183天前
HUAWEI Tau(τ) Scaling Law 华为代表何庭波在 ISCAS 会议上,核心阐述了华为提出的 Tau(τ)缩放定律:一种替代传统摩尔定律的半导体演进新范式。 背景:摩尔定律的放缓 过去 60 年,半导体产业依靠几何缩放(摩尔定律)推动信息时代发展。FinFET 路线图将寿命延长了约十年,但在 7 nm节点后,几何缩放面临严峻挑战,先进制程成本激增、实现难度加大。 Tau(τ)缩放定律的提出 演讲者指出,半导体发展不应局限于几何尺寸缩放。几何缩放曾自然带来时域增益(更快的晶体管、更短的延迟),但几何缩放放缓并不意味着时间缩放停滞。τ(时间常数)= RC 乘积,从器件层面(皮秒级)、电路层面(纳秒级)到系统层面(秒级),横跨 10 个数量级。通过前端和后端 RC 优化(如高 k 金属栅极、应变硅等),可以在不缩小几何尺寸的情况下提升性能。τ 成为从器件到电路再到芯片的统一优化目标。 核心创新:逻辑折叠(Logic Folding) 逻辑折叠是一种全新的数字电路与系统设计方法,通过垂直堆叠活动层来压缩相邻触发器之间的传播时间,将关键路径门分布到不同层,显著缩短信号布线、降低寄生 RC、减少时钟误差。实现有效逻辑折叠的关键在于极小的混合键合(Hybrid Bonding)间距,需小于顶层金属间距的三倍。华为实现了 1.5 微米 的混合键合间距,对准套刻误差小于 0.5 微米,冗余设计使良率达到 100%。 产品成果:麒麟 2026 麒麟 2026 是首款采用逻辑折叠技术的芯片,基于双层自由逻辑架构。晶体管密度从传统工艺的每平方毫米 1.26 亿个提升至 2.38 亿个;SoC 能效提升 41%,最大时钟频率提升近 13%。SRAM 访问延迟降低 40% 以上,时钟缓冲器数量减少 50%。演讲者预告该产品将于 2026 年冬季 上市。 AI 系统架构:从芯片到数据中心 在 AI 领域,华为推出 Ascend 910C 和 950 超级节点,采用统一总线(UB)协议消除跨协议转换延迟,实现内存语义层的点对点传输。光学互连技术"High One"提供单设备 8 Tbps 带宽,将覆盖范围从不足 1 米扩展至 100 米,使千兆瓦级 AI 数据中心成为现实。系统折叠(System Folding)通过将供电、高速内存和光 I/O 移至垂直方向表面,突破了 2.5D 扩展的边缘瓶颈。
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华为正式发表半导体领域新定律——【韬(τ)】定律。这是中国在全球半导体领域首次提出指导产业发展的新原则。 在介绍什么是【韬(τ)】定律之前,我们先简单说一下半导体行业60年来一直遵循的【摩尔定律】。【摩尔定律】是由由英特尔联合创始人戈登·摩尔(Gordon Moore)在1965年提出的一个经验性观察,其核心内容是:集成电路上可容纳的晶体管数目,每隔两年便会增加一倍。比如由64nm制程提升到32nm制程,晶体管数量就增加了一倍。 但是随着晶体管尺寸逼近物理极限,在7nm的时候,这个概念就被偷换了,同时也宣告【摩尔定律】已经实质上失效了。台积电推出的5nm、3nm,甚至是2nm,无一例外都不是将硅材料切割成相应的尺寸,而是采取某些技术,让硅材料在7nm或者14nm时更规整,或者通过其他的手段,以实现3nm或者2nm的效果。 所以,现在全世界根本没有真3nm或者2nm芯片,都是等效,区别在于你用什么技术手段去等效。华为的【韬(τ)】定律,大概率就是找到了不同于台积电或者高通的等效方式。 【韬(τ)】定律的核心,就是何庭波总裁所说的“通过逻辑折叠等创新技术,持续压缩信号传播时延,不断提升晶体管密度”,小镇表示到这里我也听不懂了。但是咱明白一件事就行了——无论是台积电、高通还是华为的高端制程,现在都是在曲线救国,只不过走的曲线不一样而已。 按照海思的PPT,今年秋天发布的麒麟950将实现性能上的巨大跃升,到时候mate90系列将变成一台完全体的性能猛兽。等等党这次真的可以欣慰了。 此外,按照海思的规划,到2031年,晶体管密度将做到1.4nm制程的水平,这是什么概念呢?台积电2023年量产3nm芯片,这个工艺一直用到现在。预计今年秋季量产2nm,不出意外的话2nm工艺也要用个四五年。也就是说,到2031年,华为将追平甚至超越国外最先进的半导体制造工艺。 这事的影响可就大了,基本可以宣告美股半导体已经成为事实上的【期货死人】了。#韬定律 #华为 #半导体 #产业链 #知识分享
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sina5天前
韬(τ)定律是摩尔定律范畴还是弯道超车的产物 #摩尔定律 的本质从来不是"尺寸",而是"时间",摩尔定律这60年干的所有事——把晶体管从微米缩到纳米——终极目的不是为了"小",而是为了让信号跑快点τ小点尺寸只是手段,时间是目的。 从终极目标层面上来看#韬定律 属于摩尔定律范畴" 摩尔定律从第一天起就不“平”,哪怕只看经典 CMOS 那条线,真正推动密度/性能/功耗前进的,也不只是“XY 缩投影”,而是一套立体+层级的工程包: • 纵向本身就有层级:源/沟道/漏的掺杂分布纵向剖面、栅介质厚度、应变/应力工程、接触与硅化物、然后才是互连的 M1/M2…Mn 这种明显的 Z 轴层级。 • 所谓“3D”不是最近才发明:FinFET 把栅控制做成三维鳍;GAA/nanosheet 更进一步把沟道变成悬空叠层——这些都已经在“Z 轴”上做文章,否则 7/5/3nm 这档早就跑不动了。 • 所以严格说:现代工艺的“密度”= XY 投影密度乘以有效层数/有效纵向利用率乘以良率/成本/功耗的可交付性。 它从来就是多维优化,只是外界习惯用一个“几纳米”当代言词。 我们说#韬τ定律 是弯道超车,是颠覆、倒不如说是摩尔定律的继承与发扬,摩尔定律等于几何缩微范式 • 实现路径:晶体管无限变小,线长无限变短,韬无限变小,性能无限变大 • 约束条件:靠光刻机+工艺节点驱动 • 现状:物理墙 + 经济墙接近极限 韬定律 = 时间缩微范式 • 实现路径:直接压韬,逻辑折叠/协同设计/系统重构,性能放大 避开“必须更小"约束,综合以上,韬定律是在摩尔定律发展到极限时间节点时,抛开众所周知的必须变小这个约束,而只追求韬这个结果的一种做法,因为摩尔定律最终结果也是韬,尺寸只是手段,时间是目的,如果能够绕开卡脖子的小而达到同样的时间的目的,也未尝不可,但要是说超越、甚至颠覆摩尔定律,那也很不现实,只能说是不再那么受制于人了,以上为个人观点,仅供参考!
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