智视界4天前
华为押注“逻辑折叠”,韬定律到底是突破,还是高代价豪赌? #华为 #麒麟 #韬定律 #逻辑折叠 #芯片 麒麟2026最值得讨论的,不是“参数像不像3纳米”,而是华为到底在用什么方式改写芯片升级逻辑。过去行业默认的路径,是继续缩小晶体管;但当5纳米以下开始被互连RC延迟、功耗墙和成本反弹卡住之后,真正决定性能的,已经不只是尺寸,而是信号在芯片里跑得够不够快。华为提出的“逻辑折叠”,本质上就是把优化目标从空间缩微,切换到时间常数τ。 但这不是一条免费的捷径。它确实可能在手机芯片上兑现更高密度、更好能效和更短数据路径,却也把代价转移到了热管理、背面供电、混合键合、良率和生态适配上。对投资和产业观察来说,这意味着我们不能只看发布会参数,而要看这条路线能否在量产、成本、温控和应用场景上真正成立。它影响的不只是华为一款芯片,而是中国半导体未来几年“靠什么缩小代差”的预期边界。 【精彩内容要点】 1. 为什么5纳米以下真正卡住行业的,不只是EUV,而是互连RC延迟和系统级性能失速? 2. 华为说的“逻辑折叠”到底是什么?它和Chiplet、存储堆叠、普通3D封装有什么本质区别? 3. 为什么台积电、AMD、英特尔明明知道这条路,却长期没有全面押注?真正拦路的是哪几笔代价账? 4. 麒麟2026披露的密度、主频、能效提升,哪些可能是真兑现,哪些还要等量产和第三方验证? 5. 这条路线为什么更适合手机SoC,而不是直接复制到持续满载的AI服务器芯片? 6. 如果中国半导体要把这条路走成规模化能力,还必须补齐哪五道关:EDA、键合、良率、散热和生态?
00:00 / 27:22
连播
清屏
智能
倍速
点赞71
00:00 / 02:41
连播
清屏
智能
倍速
点赞254
00:00 / 01:18
连播
清屏
智能
倍速
点赞52
00:00 / 00:48
连播
清屏
智能
倍速
点赞7
00:00 / 00:33
连播
清屏
智能
倍速
点赞7
sina4天前
华为韬(τ)定律是为了证明华为能活下来 #华为韬(τ)定律是为了 证明能活下来 与EUV条件下 的堆叠技术 物理代差 生态代差 成本代差 的复合效应 真实竞争力差距 可能维持在6-8年 2031年,华为与最先进制程的差距可能不是缩小至三年,而是扩大至七八年,专家的核心论证是:台积电并不会在2031年"原地等华为",台积电1.4纳米将于2028年量产,台积电届时可能已在推进1nm级(A10)乃至CFET/GAA进阶架构,而华为若仍被锁在无法EUV的制造基座上,即便τ折叠把"等效性能"拉近几步,物理代差+生态代差+成本代差的复合效应会使真实竞争力差距维持在6–8年。 良率,仍然是华为芯片最致命的问题 这一点,可能是争议最小、却最致命的 DUV四重曝光做7nm → 工序倍增 → 缺陷率累积 → 良率天然打折。行业估算华为系7nm良率在50%–70%区间,而台积电3nm量产第二年即突破80%+。而堆叠/折叠技术会进一步放大良率问题——两片叠起来,任何一片有缺陷=整颗报废,yield变成乘法而非加法。 更可怕的还不是良率数字本身,而是它锁死的负反馈循环: 良率低 → 单片成本高 → 客户少(主要靠华为自消化)→ 出货量有限 → 规模效应起不来 → 分摊不了研发/设备摊销 → 良率更难提升 台积电破这个循环靠的是苹果+NVIDIA+AMD+高通的共同买单。华为系目前主要靠华为自己买单。这不是技术问题,是商业生态系统的结构性难题。 这一点的成色:几乎是各方(包括华为支持者)都承认的最短板。 何庭波本人也未对良率与散热挑战避讳。#华为韬定律
00:00 / 07:52
连播
清屏
智能
倍速
点赞30
00:00 / 00:31
连播
清屏
智能
倍速
点赞11
00:00 / 01:21
连播
清屏
智能
倍速
点赞26