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惊天逆转!华为“韬定律”引爆半导体,一场国产替代的狂欢刚刚开 #华为发布韬定律#惊天逆转!华为“韬定律”引爆半导体,一场国产替代的狂欢刚刚开始 今天,整个半导体圈彻底炸了! 不是PPT,不是实验室数据,而是实打实、已经量产381款芯片的硬核突破!华为刚刚扔出一枚“重磅炸弹”——“韬(t)定律”,直接向统治芯片行业半个世纪的“摩尔定律”宣战。 消息一出,A股半导体板块应声暴涨,资金疯狂涌入。大家都在问:这次,真的不一样了吗? 答案是:真的不一样了。 “时间缩微” vs “几何缩微”:华为换道超车 过去的几十年,芯片行业都跟着摩尔定律走——拼命缩小晶体管尺寸,从180nm一路杀到2nm。这条路走到今天,代价极其昂贵:一条先进制程产线动辄百亿美元起步,EUV光刻机被ASML垄断,中国玩家被死死卡住脖子。 而华为何庭波在2026 IEEE ISCAS演讲上正式发表的“韬定律”,走了一条截然不同的路:不再死磕“缩小尺寸”,而是转向“压缩时间”。 通俗点说,摩尔定律比的是“谁家晶体管更小”,韬定律比的是“谁家信号跑得更快”。通过逻辑折叠、3D堆叠、信号时延优化等技术创新,在成熟制程上实现等效密度的跨越式提升。 这意味着什么?不需要最先进的EUV光刻机,也能做出高性能芯片。 彭博社都坐不住了:1.4nm,20231年见! 一向挑剔的彭博社今天也发布了长篇报道,标题直接点明:华为找到了一条缩小与台积电差距的新途径。 根据华为的规划,2031年将用自主研发的“Logic Folding”技术生产等效1.4nm芯片。而台积电的同类产品计划在2028年量产——差距从曾经的遥不可及,缩短到仅仅3年。 更关键的是,华为过去六年已经量产了381款基于韬定律的芯片。这不是愿景,这是既成事实。今年秋季,新一代麒麟芯片将完整采用逻辑折叠技术,性能值得期待。 投资逻辑彻底变了:从押注龙头,到押注国产替代全链 过去我们投半导体,逻辑很简单:买ASML、买台积电、买英伟达。但在中国,这条路被制裁堵死了。 而韬定律打开了一扇全新的大门:设备门槛大幅降低,成熟制程也能出奇迹。 受益产业链不再是少数几家巨头!
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EUV 被卡七年,华为用"韬定律"硬生生走出一条自主芯片路 EUV光刻被封锁七年了,有人预言中国芯片要落后十年。但5月25日,华为海思总裁何庭波在IEEE顶级会议上,发表了一个叫"韬定律"的理论——这个预言,正在被改写。 *韬定律说的是什么?一句话:芯片快不快,关键看信号翻转一次要多久,这个时间叫τ。华为的思路是:既然光刻这条路被堵死,就换一个维度——不盯着制程节点越做越小,而是从器件、电路、芯片、系统四个层次,全栈把信号时延τ压下去。摩尔定律是在制程上卷,韬定律是在时间维度上卷,这一跳,绕开了整个物理瓶颈。 *第一颗验证芯片叫麒麟2026,今年秋天跟Mate 90系列一起量产。核心技术是"逻辑折叠"——把芯片内部从平面一层,改成垂直两层堆起来,走线从毫米缩到微米,τ就这么被压下来了。华为说晶体管密度提升了53.5%,能效提升41%,主频达到3.1 GHz。韬定律发布当天,科创50指数涨了近6%,中芯国际单日涨7.6%。 *不只是华为一家在干这件事。48小时内,北大团队交出了3D EDA原型;华大九天的先进封装EDA已经导入量产;通富微电、长电科技的先进封装早就铺好了底子;灵衢总线把系统层时延一口气降了500倍。一整条国产产业链,全在朝同一个方向使劲。伯恩斯坦预测,到2031年,中美芯片差距有望从"十年"缩到1到3年。黄仁勋也亲口承认,华为是极具竞争力的对手。 *封锁没把这条路堵死,反而逼出了一条新路。秋天麒麟2026正式上市,第三方拆解的那一刻,才是韬定律真正交卷的时刻。关注AGI最前沿,持续跟进。 *#华为 #韬定律 #芯片突围 #国产半导体 #科技自立
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华为“韬定律”,到底是不是芯片突围的新答案? 最近科技圈关于华为的消息,最值得深挖的不是 nova 新机,也不是某个 App 新功能,而是一个听起来有点玄、但实际非常硬核的词:韬定律。 如果只看标题,你可能会以为这又是一轮“遥遥领先式”的热闹。但这次不一样。华为董事、半导体业务部总裁何庭波,在 2026 国际电路与系统研讨会上,正式提出了“韬定律”,同时透露今年秋季的新麒麟手机芯片,会率先采用逻辑折叠技术。公开信息里,有几个数字非常抓眼:晶体管密度提升 53.5%,P 核能效提升 41%,峰值频率提升 12.7%,频率首次来到 3.1GHz。更夸张的是,华为还给出了一个远期目标:到 2031 年,高端芯片晶体管密度预计达到等效 1.4 纳米制程的水平。 问题来了:这到底是技术突破,还是概念包装?如果没有最先进的光刻工艺,靠“折叠”真的能把芯片性能折出来吗? 我们先把这件事说人话。 过去几十年,半导体行业的主线叫摩尔定律。它的核心逻辑很简单:把晶体管做得越来越小,在同样面积里塞进更多晶体管,性能上去,功耗下来,成本摊薄。所以我们常常听到 14 纳米、7 纳米、5 纳米、3 纳米,这些数字背后,都是在讲“几何缩微”:东西越做越小。 但问题是,这条路越来越难。晶体管不能无限缩小,设备越来越贵,良率越来越难,先进制程的门槛也越来越高。对华为来说,限制更现实:先进制造链条被卡住之后,不能简单等待下一代光刻机从天而降。于是问题就变成了:如果晶体管暂时不能继续大幅变小,芯片还能不能继续变强? 华为这次给出的答案,是从“空间尺寸”转向“时间路径”。所谓韬定律里的“韬”,对应的是希腊字母 tau,在电路里可以理解为时间常数。你可以把它想象成信号在芯片内部跑一趟要花的时间。以前我们主要想办法把路上的房子做小,现在华为说,我们还可以重新规划道路,让信号少绕路、走近路,甚至从平面道路变成立体交通。 这就是逻辑折叠。 传统芯片很多逻辑电路是在一个平面上铺开的。信号从 A 点到 B 点,可能要穿过很长的横向布线。布线越长,延迟越高,能耗越大,频率越难上去。逻辑折叠的思路,是把一部分数字、模拟、存储电路,分到垂直堆叠的多层活动层里,用更短的垂直互连替代一部分漫长的横向走线。打个比方,过去是把一座城市摊成大平原,通勤要横穿全城;现在是把关键功能搬进同一栋楼,上下楼就能到。 #华为 #韬定律 #芯片 #大国重器
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