00:00 / 04:50
连播
清屏
智能
倍速
点赞62
00:00 / 01:39
连播
清屏
智能
倍速
点赞37
00:00 / 04:18
连播
清屏
智能
倍速
点赞45
00:00 / 32:23
连播
清屏
智能
倍速
点赞40
00:00 / 00:33
连播
清屏
智能
倍速
点赞12
00:00 / 02:48
连播
清屏
智能
倍速
点赞96
00:00 / 00:27
连播
清屏
智能
倍速
点赞417
00:00 / 06:41
连播
清屏
智能
倍速
点赞15
00:00 / 00:11
连播
清屏
智能
倍速
点赞30
台积电将推出新CoWoS封装技术:打造手掌大小高端芯片 台积电又要放大招了!近日,这家全球半导体巨头宣布,正在认证一种全新的超大版本CoWoS封装技术,据说能让高端芯片小到手掌大小,你期待吗? CoWoS,即“Chip on Wafer on Subrate”,是台积电引以为傲的先进封装技术,历史可追溯到15年前。那时候,台积电晶圆制造技术飞速发展,但封装技术却遇到了瓶颈,导线宽度无法同步缩小。为此,台积电创始人张忠谋召回“蒋爸”蒋尚义,共同研发先进封装技术。历经多年打磨,CoWoS技术终于在高性能计算和人工智能领域大放异彩。 如今,台积电又带来了一项突破性创新——超大版CoWoS封装技术。这项技术提供了高达7722平方毫米的封装面积,将芯片和内存的集成度和性能提升到了前所未有的高度。想象一下,AI和高性能计算芯片设计师们将能制造出手掌大小的处理器,既便携又实用。更厉害的是,新技术支持多达9个光罩尺寸的中介层集成和12个HBM4内存堆栈,满足了最苛刻的性能需求。 然而,技术创新并非易事。即便是较小的5.5个光罩尺寸配置,也需要超大的基板面积,即便是较小的5.5个光罩尺寸配置,也需要超过100 x 100毫米的基板面积,这已经接近了OAM 2.0标准尺寸的上限。若要达到9个光罩尺寸的极限,基板尺寸更是需要突破120 x 120毫米,这无疑对现有的技术框架构成了严峻的挑战。但台积电对未来,借助9个光罩尺寸的CoWoS封装技术,客户甚至能在2nm芯片之上再叠加1.6nm芯片,真是让人惊叹不已。 台积电还在不断提升CoWoS技术的产能,目前每月产能为36000片,计划到明年年底提高到90000片,到2026年更是有望提高到130000片。这一举措将进一步推动AI芯片的发展,满足市场对高性能计算芯片日益增长的需求。 看完台积电的这项新技术,是不是觉得科技的力量真是太神奇了?快去评论区聊聊你的想法吧,让我们一起期待半导体行业的这次技术革新!
00:00 / 02:18
连播
清屏
智能
倍速
点赞16
00:00 / 01:26
连播
清屏
智能
倍速
点赞11
00:00 / 00:12
连播
清屏
智能
倍速
点赞0