华为全球首发半导体领域新定律,何庭波霸气全英文演讲 晶体管密度与系统性能通过逻辑折叠技术实现新突破 Mate90今年秋季将搭载全新麒麟芯片。 2026国际电路与系统研讨会25日在上海举行,华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中,正式发表“韬(τ)定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律,华为过去六年已成功设计并量产了381款芯片。今年秋季,华为将发布新的麒麟手机芯片,完整采用逻辑折叠技术,大幅提升相关性能 重新定义芯片发展路径 时间缩微替代几何缩微:传统芯片依赖缩小晶体管尺寸(摩尔定律),但物理和经济瓶颈已现。华为提出以“系统性降低时间常数(τ)”为目标,通过压缩信号传播时延提升性能,而非单纯追求纳米级工艺。  逻辑折叠技术:将芯片内部电路从传统“平铺式”改为“立体折叠式”。通过垂直堆叠逻辑单元、缩短互连距离,大幅降低延迟并提高晶体管密度。例如,单层电路折叠为双层,信号传输路径缩短70%以上 2031年目标:等效1.4纳米水平 华为预计,通过持续优化器件、电路到系统的多层级协同体系,2031年高端芯片晶体管密度将达1.4纳米制程同等水平 #华为 #何庭波 #麒麟芯片 #韬定律 #半导体
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淡然20183天前
HUAWEI Tau(τ) Scaling Law 华为代表何庭波在 ISCAS 会议上,核心阐述了华为提出的 Tau(τ)缩放定律:一种替代传统摩尔定律的半导体演进新范式。 背景:摩尔定律的放缓 过去 60 年,半导体产业依靠几何缩放(摩尔定律)推动信息时代发展。FinFET 路线图将寿命延长了约十年,但在 7 nm节点后,几何缩放面临严峻挑战,先进制程成本激增、实现难度加大。 Tau(τ)缩放定律的提出 演讲者指出,半导体发展不应局限于几何尺寸缩放。几何缩放曾自然带来时域增益(更快的晶体管、更短的延迟),但几何缩放放缓并不意味着时间缩放停滞。τ(时间常数)= RC 乘积,从器件层面(皮秒级)、电路层面(纳秒级)到系统层面(秒级),横跨 10 个数量级。通过前端和后端 RC 优化(如高 k 金属栅极、应变硅等),可以在不缩小几何尺寸的情况下提升性能。τ 成为从器件到电路再到芯片的统一优化目标。 核心创新:逻辑折叠(Logic Folding) 逻辑折叠是一种全新的数字电路与系统设计方法,通过垂直堆叠活动层来压缩相邻触发器之间的传播时间,将关键路径门分布到不同层,显著缩短信号布线、降低寄生 RC、减少时钟误差。实现有效逻辑折叠的关键在于极小的混合键合(Hybrid Bonding)间距,需小于顶层金属间距的三倍。华为实现了 1.5 微米 的混合键合间距,对准套刻误差小于 0.5 微米,冗余设计使良率达到 100%。 产品成果:麒麟 2026 麒麟 2026 是首款采用逻辑折叠技术的芯片,基于双层自由逻辑架构。晶体管密度从传统工艺的每平方毫米 1.26 亿个提升至 2.38 亿个;SoC 能效提升 41%,最大时钟频率提升近 13%。SRAM 访问延迟降低 40% 以上,时钟缓冲器数量减少 50%。演讲者预告该产品将于 2026 年冬季 上市。 AI 系统架构:从芯片到数据中心 在 AI 领域,华为推出 Ascend 910C 和 950 超级节点,采用统一总线(UB)协议消除跨协议转换延迟,实现内存语义层的点对点传输。光学互连技术"High One"提供单设备 8 Tbps 带宽,将覆盖范围从不足 1 米扩展至 100 米,使千兆瓦级 AI 数据中心成为现实。系统折叠(System Folding)通过将供电、高速内存和光 I/O 移至垂直方向表面,突破了 2.5D 扩展的边缘瓶颈。
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就在刚刚,全球芯片规则被改写! 5月25日,IEEE国际电路与系统研讨会。华为何庭波走上讲台,甩出王炸——"韬(τ)定律"。 这不是升级,这是换道。这不是追赶,这是定义。 当全世界还在死磕光刻机,还在原子级别玩"几何缩微"的极限运动,华为突然喊停:此路不通,我们换条路跑! 摩尔定律困在哪?物理极限逼近,成本指数级飙升,3nm生产线造价动辄近200亿美元,全球没几家玩得起。 韬定律的破局点在哪?一个字:τ。 τ是时间常数,是信号在芯片里跑一趟的延迟。华为的逻辑极其锋利——既然"把房间造更小"到了原子尽头,那就"把路修更短"! "时间缩微"替代"几何缩微"。不再死磕晶体管尺寸,而是系统性压缩信号传播时延。 杀手锏叫"逻辑折叠"。想象把一张平铺的电路图纸,像折纸大师一样立体折叠,信号路径骤短,电阻电容负载暴跌,运算在更短时间内完成。 这是PPT吗?过去六年,华为已基于韬定律量产381款芯片。今年秋季,麒麟2026将完整搭载逻辑折叠技术。论文验证,相同工艺节点下,晶体管密度跃升55%,能效增益41%。到2031年,等效晶体管密度将达1.4纳米制程水平。 意味着什么?不需要最先进光刻机,用成熟制程就能造出高端芯片!卡脖子?卡不住了! 产业链正从"平面拼图"变成"立体乐高"。哪些环节最受益? 第一,先进封装。3D堆叠、混合键合是物理载体,封装厂价值面临重估。 第二,EDA软件。逻辑折叠需要全新设计工具,国产EDA迎来架构级替代窗口。 第三,核心设备。TSV刻蚀、CMP抛光、晶圆键合需求爆发,设备商迎来增量逻辑。 第四,芯片级散热。立体堆叠散热是刚需,相关材料商直接受益。 从器件到电路,从芯片到系统,四层协同,全栈软硬芯一体。这不是单点突破,这是生态重构。 六十年了,半导体的话语权第一次响起中国声音。 何庭波说,未来属于开放合作。但前提是,你得先有资格坐在牌桌上。 韬光养晦,厚积薄发。这一次,华为用"时间"重新定义了"空间"。 #华为韬定律 #摩尔定律 #半导体封测 #长电科技 #通富微电
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华为发表半导体韬定律!2031年剑指1.4纳米! 2026年5月25日,在上海举办的电气电子工程师学会(IEEE)国际电路与系统研讨会ISCAS 2026上,华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲,正式发布了指导半导体产业发展的全新原则“韬(τ)定律”,并公布规划称预计2031年基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平,具体信息如下: 韬(τ)定律提出的行业背景 主导全球半导体产业发展半个多世纪的摩尔定律,核心逻辑是通过不断缩小晶体管几何尺寸来提升性能,即集成电路上的晶体管数量每18~24个月翻一倍,芯片性能同步翻倍、成本下降。但当下摩尔定律已经走到瓶颈:随着晶体管尺寸不断缩小,逐渐逼近量子物理极限,会出现量子隧穿、漏电效应等问题,且先进制程的研发与制造成本暴增,已经难以延续过去的成本红利,无法满足AI时代指数级增长的计算性能需求,全球半导体行业都在寻找突破瓶颈的新路径。 韬(τ)定律的核心内容 韬(τ)定律跳出了传统“几何缩微”的路径,提出以“时间缩微”替代“几何缩微”,以系统性降低时间常数(τ,韬)为核心目标,通过逻辑折叠等创新技术压缩信号传播时延,提升晶体管密度,从而实现半导体和电子系统的性能持续提升,具体可分为四个层级的全栈协同优化: 1. 器件层面:优化晶体管与互连电阻、寄生电容,从物理底层最大限度缩微器件级时间常数τ; 2. 电路层面:通过逻辑折叠技术突破传统平面布局的物理边界,大幅缩短关键路径走线长度,降低信号传播的电阻与电容负载,同步提升晶体管密度与电路性能; 3. 芯片层面:通过“软件、架构、芯片”全栈软硬芯协同设计,针对实际工作负载做细粒度的指令流、数据流控制,提升系统级并行度与效率,降低端到端执行时间; 4. 系统层面! 何苦吓的硅谷破防尖叫:TM的……中国人用“时间缩微”,一拳打爆了“摩尔神像”!#大国崛起 #华为 #芯片 #半导体 #大国重器@YouYou@YoYo时装秀场
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华为全球首发半导体领域新定律,何庭波霸气全英文演讲 晶体管密度与系统性能通过逻辑折叠技术实现新突破Mate90今年秋季将搭载全新麒麟芯片。 2026国际电路与系统研讨会25日在上海举行,华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中,正式发表“韬(T)定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定牾E黝,华为过去六年已成功设计并量产了381款芯片。今年秋季,华为将发布新的麒麟手机芯片,完整采用逻辑折叠技术,大幅提升相关性能 重新定义芯片发展路径 时间缩微替代几何缩微:传统芯片依赖缩小晶体管尺寸(摩尔定律),但物理和经济瓶颈已现。华为提出以“系统性降低时间常数(T)”为目标,通过压缩信号传播时延提升性能,而非单纯追求纳米级工艺。 逻辑折叠技术:将芯片内部电路从传统“平铺式”改为“立体折叠式”。通过垂直堆叠逻辑单元、缩短互连距离,大幅降低延迟并提高晶体管密度。例如,单层电路折叠为双层,信号传输路径缩短70%以上 2031年目标:等效1.4纳米水平华为预计,通过持续优化器件、电路到系统的多层级协同体系,2031年高端芯片晶体管密度将达1.4纳米制程同等水平#麒麟芯片 #韬定律 #鸿蒙操作系统 #HarmonyOS6
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2026 年 5 月 25 日 ISCAS 大会上华为女王何庭波公布了这一成果 下面用通俗的话把它作一个简单的介绍。 一、韬定律一句话是什么? 核心:用 “时间缩微” 替代 “几何缩微”。36氪 摩尔定律(老路): 把晶体管越做越小(7nm→5nm→3nm),平面上塞更多管子 → 性能提升。 本质:拼尺寸、拼 EUV 光刻机、拼最先进制程。 韬定律(新路): 不硬拼最小尺寸,而是拼命缩短信号在芯片里的延迟 τ: 把平面电路折叠、堆叠、3D 化(逻辑折叠) 缩短信号跑的距离 优化架构、减少无效切换 → 同样工艺下,更快、更强、更低功耗 通俗比喻: 摩尔定律:把房子做很小很小,挤更多人。 韬定律:房子不用更小,但把路修成立交、隧道、立体路网,让车(信号)跑得飞快。 二、为什么华为要提出韬定律? 因为摩尔定律走到头了: 物理极限:2–1nm 接近原子大小,量子隧穿漏电、发热失控。 成本爆炸:3nm 一条产线≈200 亿美元,全球只有 2–3 家玩得起。 外部封锁:EUV 光刻机买不到,先进制程被卡死。 华为的答案:不走 “最小制程” 独木桥,走 “成熟工艺 + 架构 + 3D + 系统优化” 的新路。 三、韬定律具体怎么做?(四层落地) 何庭波给出的路径:系统性降低时间常数 τ: 逻辑折叠(核心大招) 平面 → 立体堆叠、折叠 信号路径大幅缩短,延迟显著下降 3D 堆叠 + 异构集成 计算、存储、I/O 分层叠在一起 减少数据搬运,提升带宽、降低功耗 架构与 EDA 优化 重构流水线、关键路径优化 减少冗余、减少无效翻转 成熟工艺 “榨干” 潜力 在 7nm、14nm、28nm 上,通过上述手段逼近 3nm/2nm 等效性能 华为公开数据: 过去 6 年已基于韬定律量产 381 款芯片 2026 秋新麒麟将全量采用逻辑折叠 目标:2031 年在成熟工艺上达到等效 1.4nm 晶体管密度 四、和摩尔定律不是对立,是 “补路” 华为不否定摩尔定律,而是说:几何缩微越来越慢、越来越贵,需要另一条主线。 未来是:摩尔(继续微缩)+ 韬(时间 / 架构 / 3D)双轮驱动36氪。 五、这件事的真正意义(三层) 1. 技术层面:绕开 EUV 封锁,实现 “换道超车” 不用 EUV,用 DUV+3D + 逻辑折叠,在成熟工艺上追平先进制程。 对中国半导体:摆脱 “制程追赶” 焦虑,
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