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智视界3天前
华为押注“逻辑折叠”,韬定律到底是突破,还是高代价豪赌? #华为 #麒麟 #韬定律 #逻辑折叠 #芯片 麒麟2026最值得讨论的,不是“参数像不像3纳米”,而是华为到底在用什么方式改写芯片升级逻辑。过去行业默认的路径,是继续缩小晶体管;但当5纳米以下开始被互连RC延迟、功耗墙和成本反弹卡住之后,真正决定性能的,已经不只是尺寸,而是信号在芯片里跑得够不够快。华为提出的“逻辑折叠”,本质上就是把优化目标从空间缩微,切换到时间常数τ。 但这不是一条免费的捷径。它确实可能在手机芯片上兑现更高密度、更好能效和更短数据路径,却也把代价转移到了热管理、背面供电、混合键合、良率和生态适配上。对投资和产业观察来说,这意味着我们不能只看发布会参数,而要看这条路线能否在量产、成本、温控和应用场景上真正成立。它影响的不只是华为一款芯片,而是中国半导体未来几年“靠什么缩小代差”的预期边界。 【精彩内容要点】 1. 为什么5纳米以下真正卡住行业的,不只是EUV,而是互连RC延迟和系统级性能失速? 2. 华为说的“逻辑折叠”到底是什么?它和Chiplet、存储堆叠、普通3D封装有什么本质区别? 3. 为什么台积电、AMD、英特尔明明知道这条路,却长期没有全面押注?真正拦路的是哪几笔代价账? 4. 麒麟2026披露的密度、主频、能效提升,哪些可能是真兑现,哪些还要等量产和第三方验证? 5. 这条路线为什么更适合手机SoC,而不是直接复制到持续满载的AI服务器芯片? 6. 如果中国半导体要把这条路走成规模化能力,还必须补齐哪五道关:EDA、键合、良率、散热和生态?
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[现场视频]华为τ时间缩放定律-2026.05中英 华为"时间缩放"革命:从7纳米突围到3D逻辑折叠,麒麟2026如何打破摩尔定律困局? 视频简介 2026年,华为在半导体领域投下一枚重磅炸弹——"逻辑折叠"技术。本视频深度解析华为高管在East Coast 2026大会上的重磅演讲,揭秘华为如何用六年时间走出制裁阴影,以"时间缩放"(Time Scaling)取代传统几何缩放,实现芯片性能的跨越式突破。 核心看点: - 逻辑折叠(Logical Folding):全球首创的双层有源层架构,晶体管密度从1.55亿跃升至2.4亿/平方毫米 - 亚2微米混合键合:1.5微米键合间距、0.5微米对准精度,良率达100% - 麒麟2026:CPU性能核能效提升41%,主频飙升13%,告别"饱和论" - AI超节点:Ascend 950与统一总线协议UB,构建"系统即单芯片"的万卡集群 - 未来十年路线图:从局部关键路径折叠到全栈多层折叠,目标2035年硬件集成度提升100倍 当行业认为7纳米已是终点,华为证明:摩尔定律的延续,不在于光刻机的极限,而在于架构思维的革命。 --- 关键词 华为、麒麟2026、逻辑折叠、时间缩放、Time Scaling、3D封装、混合键合、Hybrid Bonding、摩尔定律、半导体、芯片设计、Ascend 950、AI超节点、统一总线、UB协议、晶体管密度、DTCO、STCO、先进封装、后摩尔时代、制裁突围、国产芯片、EDA工具、热管理、存算一体、光学互连、HighOne、系统级优化、2035路线图、智能手机芯片、数据中心、大模型训练、推理加速、能效提升、关键路径优化、时钟树优化、SRAM折叠、多层有源层、垂直集成、芯片制造、华为海思、半导体设备、工艺创新、设计方法学、行业演讲、技术突破#芯片制造 #光刻机 #集成电路 #EUV #芯片 #华为海思
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