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2026 年 5 月 25 日 ISCAS 大会上华为女王何庭波公布了这一成果 下面用通俗的话把它作一个简单的介绍。 一、韬定律一句话是什么? 核心:用 “时间缩微” 替代 “几何缩微”。36氪 摩尔定律(老路): 把晶体管越做越小(7nm→5nm→3nm),平面上塞更多管子 → 性能提升。 本质:拼尺寸、拼 EUV 光刻机、拼最先进制程。 韬定律(新路): 不硬拼最小尺寸,而是拼命缩短信号在芯片里的延迟 τ: 把平面电路折叠、堆叠、3D 化(逻辑折叠) 缩短信号跑的距离 优化架构、减少无效切换 → 同样工艺下,更快、更强、更低功耗 通俗比喻: 摩尔定律:把房子做很小很小,挤更多人。 韬定律:房子不用更小,但把路修成立交、隧道、立体路网,让车(信号)跑得飞快。 二、为什么华为要提出韬定律? 因为摩尔定律走到头了: 物理极限:2–1nm 接近原子大小,量子隧穿漏电、发热失控。 成本爆炸:3nm 一条产线≈200 亿美元,全球只有 2–3 家玩得起。 外部封锁:EUV 光刻机买不到,先进制程被卡死。 华为的答案:不走 “最小制程” 独木桥,走 “成熟工艺 + 架构 + 3D + 系统优化” 的新路。 三、韬定律具体怎么做?(四层落地) 何庭波给出的路径:系统性降低时间常数 τ: 逻辑折叠(核心大招) 平面 → 立体堆叠、折叠 信号路径大幅缩短,延迟显著下降 3D 堆叠 + 异构集成 计算、存储、I/O 分层叠在一起 减少数据搬运,提升带宽、降低功耗 架构与 EDA 优化 重构流水线、关键路径优化 减少冗余、减少无效翻转 成熟工艺 “榨干” 潜力 在 7nm、14nm、28nm 上,通过上述手段逼近 3nm/2nm 等效性能 华为公开数据: 过去 6 年已基于韬定律量产 381 款芯片 2026 秋新麒麟将全量采用逻辑折叠 目标:2031 年在成熟工艺上达到等效 1.4nm 晶体管密度 四、和摩尔定律不是对立,是 “补路” 华为不否定摩尔定律,而是说:几何缩微越来越慢、越来越贵,需要另一条主线。 未来是:摩尔(继续微缩)+ 韬(时间 / 架构 / 3D)双轮驱动36氪。 五、这件事的真正意义(三层) 1. 技术层面:绕开 EUV 封锁,实现 “换道超车” 不用 EUV,用 DUV+3D + 逻辑折叠,在成熟工艺上追平先进制程。 对中国半导体:摆脱 “制程追赶” 焦虑,
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华为发表半导体韬定律!2031年剑指1.4纳米! 2026年5月25日,在上海举办的电气电子工程师学会(IEEE)国际电路与系统研讨会ISCAS 2026上,华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲,正式发布了指导半导体产业发展的全新原则“韬(τ)定律”,并公布规划称预计2031年基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平,具体信息如下: 韬(τ)定律提出的行业背景 主导全球半导体产业发展半个多世纪的摩尔定律,核心逻辑是通过不断缩小晶体管几何尺寸来提升性能,即集成电路上的晶体管数量每18~24个月翻一倍,芯片性能同步翻倍、成本下降。但当下摩尔定律已经走到瓶颈:随着晶体管尺寸不断缩小,逐渐逼近量子物理极限,会出现量子隧穿、漏电效应等问题,且先进制程的研发与制造成本暴增,已经难以延续过去的成本红利,无法满足AI时代指数级增长的计算性能需求,全球半导体行业都在寻找突破瓶颈的新路径。 韬(τ)定律的核心内容 韬(τ)定律跳出了传统“几何缩微”的路径,提出以“时间缩微”替代“几何缩微”,以系统性降低时间常数(τ,韬)为核心目标,通过逻辑折叠等创新技术压缩信号传播时延,提升晶体管密度,从而实现半导体和电子系统的性能持续提升,具体可分为四个层级的全栈协同优化: 1. 器件层面:优化晶体管与互连电阻、寄生电容,从物理底层最大限度缩微器件级时间常数τ; 2. 电路层面:通过逻辑折叠技术突破传统平面布局的物理边界,大幅缩短关键路径走线长度,降低信号传播的电阻与电容负载,同步提升晶体管密度与电路性能; 3. 芯片层面:通过“软件、架构、芯片”全栈软硬芯协同设计,针对实际工作负载做细粒度的指令流、数据流控制,提升系统级并行度与效率,降低端到端执行时间; 4. 系统层面! 何苦吓的硅谷破防尖叫:TM的……中国人用“时间缩微”,一拳打爆了“摩尔神像”!#大国崛起 #华为 #芯片 #半导体 #大国重器@YouYou@YoYo时装秀场
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