MTK PDN仿真要求

pdm 仿真报告中为什么仅有一百兆赫兹以下的阻抗要求？接上期视频，今天我们一起研究下 pdm 仿真报告中为什么仅有一百兆赫兹以下的阻抗要求。电路图中那些放在芯片管角下面的具有电容是如何工作的？ 他们对 pdn 阻抗的影响是什么？在电源 pdn 网络中， pdn 阻抗由电源本体、电源储能电容曲偶电容 pcb 走线、芯片封装、芯片内片上电容因素决定。 今天我们研究的问题主要来源于芯片封装和芯片片上电容。芯片内部是有无数个 cmos 单元组成的。芯片的片上电容计算方法如下图。其中心比上 a 是单位面积上的电容 值， dk 是借电常数。若芯片材料是二氧化硅，借电常数就是三点九 h。 芯片电解之厚度我们可以看出，芯片的片上电容的大小和芯片面积成正比，和芯片厚度成反比。 进一步推导我们可以得出六十五纳米工艺的芯片，它的片上电容计算方法是二百六十纳法。每平方厘米， 那么二乘二尺寸的芯片，他的片上电容就约等于一千纳法，而一乘一尺寸的芯片，他的片上电容就约等于两百六十纳法。 由于电容的阻抗等于一，除以二， pif 乘以 c， 所以电容若确定了，它的阻抗，就仅与频率有关系了。这张图就是一个片上电容为两百五十纳法的芯片的阻抗曲线图。 您可以看到，在一百兆赫兹左右，片上电容的阻抗小于十毫欧，而当频率达到八百兆赫兹时，片上电容的阻抗就小于一毫欧了。 我们在回到开片的问题中来。当频率到达一百兆赫兹以后， p、 d、 n 曲线中的阻抗值都来源于芯片封装和芯片的片上电容。而芯片的片上电容是由芯片的尺寸和芯片介质因素决定的。所以在芯片设计完成以后， 一百兆赫兹以后的阻抗就是确定的值，不会因为电路的设计而改变。我们在进行电路设计时候不用关心这个值。 接下来我们开始研究芯片的封装对 p、 d、 n 阻抗的影响。这里我们再次强调一下， p、 d、 n 阻抗研究的是电源对大地的阻抗值。这个概念千万不能与线路的特征阻抗混 小。由于 z 等于二 pif， 您可以看出在高频信号中，影响阻抗的关键元素是电路中的寄生电杆。 而当芯片封装中电源获地的偏角设计完成后，电源的走线形式就基本确定了，芯片封装对电源 pdn 阻抗影响的范围也就基本确定了。 这里必须要插入一个重要的概念 p、 c、 b。 基本本身的叠层结构对 p、 d、 n 阻抗的影响是巨大的。若您的 p、 c、 b 基板是两层板，那么电源和 d 之间不会有面的关系，仅能通过走线形式出现。此时电源对 d 的阻抗值 是二十纳亨每英寸。若您的走线长度是零点二五英寸，那么这段电源对地的阻抗就是五纳亨。而在高速信号中，芯片封装基 本都是 bga 形态，四层板是最低配置，所以电源和地之间均以平面形式出现。此时电源面与地面间的寄生电杆通常都小于伊纳亨。 p、 c、 b 基板面与面之间的寄生参数和 p、 c、 b 基板的叠层结构、电解质长数等参数有关系。所以当您进行 p、 d、 m 仿真时，最重要的计算参数之一就是 p、 c、 b 叠层结构。 重要信息插入完成后，我们再次回到芯片的封装上来。图中的 soc 片码，您可以发现 一个电源网络中有很多个电源拼，从电路图中能够更加清晰地体现出来。这么多的同网络名称的电源拼，一个原因是是增加电流通过能力，另一个主要原因也是为了将每一路电源分支中的寄生 电感并联，从而减小这个电源网络中整体的寄生电感。我们再次回到简单的理论中来，由于阻抗与电感的关系，你会发现芯片封装所带来的的寄生电感越小，达到阻抗最大值所对应的频率越高。 而具有电容的作用就是在芯片封装阻抗最大处的频率附近放上适当参数的电容，从而降低 pdm 网络中的阻抗值。 您是不是还发现了什么问题？其实雀藕电容的溶值并不是最关键的参数，它的特征组抗反而是最关键的参数，这也是后续我们要持续研讨的关键内容之一。 而从电容的特征曲线您可以看出，贴片陶瓷电容的最低阻抗频率范围永远都到不到一百兆赫兹以上。我们再次回到 拍片的问题中来，您是不是已经找到了答案？在芯片封装设计好后，由芯片的封装带来的寄生阻抗就基本定型了。去由电容所能带来的优化仅限于在一百兆赫兹范围内，而电路设计是无法改变芯片的封装形态的， 所以我们也无需考虑一百兆赫兹以后的 p、 d、 n 组抗。用大白话讲就是在一百兆赫兹以后，无论 p、 d、 n 组抗是多大或多小，您在电路和 p、 c、 b 设计都无法改变。它是由芯片封装设计和芯片片上电容决定的。