FPGA mux时钟怎么约束

大家好，欢迎大家收看明天推出的视频课程，本节课我们讲述一下持续约束的一个步骤，我是本次视频主讲潘老师， 持续约束是一个非常重要的内容，而且他的内容呢也是比较多比较杂的，因此很多同学呢，对于他的一个怎么进行约束约束呢，不是很清楚。然后明德阳根据以前的经验呢，把持续约束概括成四个步骤， 哪四个步骤呢啊？第一步时钟，第一步呢就是约束时钟，然后第二步呢是约束我们的 inputty lace， 第三步呢是我的 opted lace。 第四步呢才是持续例外啊，这是我们整个的大的一个步骤啊，也就是说第一开始的时候，我们在项目开始阶段就可以约束我们的时钟啊，把我们时钟呢 这个频率啊，周期啊，来源啊等等定义好。当这一步啊，做完之后呢，先不要做二三四步啊，先不要做二三四步，这时候我们要完成我们设计， 我要把我们内部的持续都完成 ok 之后呢，才做第二步，设置我们的约束，我们的 input 的类似啊， input 的类，比如说我们从外部进来持续的一个情况。 第三步呢，我们在做我的 apple 的类似，比如说我要往下游器件发送的一个实时情况， 当这一二三做完之后呢，在最后啊，项目的最后阶段啊，我们才做一个持续例外的情况 啊，实际例外，比如说哪些持续是不需要分析的啊，这种情况要设置好之后呢，我们才能把我们整个持续约束给完成，那么这是一个总的大的步骤， 但其实呢啊，我们时钟有很很多种，比如说我们是插分时钟，也是广角器的时钟，也有说我们 p 二厂的时钟啊，等等等等，有些呢是我们有数据，但是我们没有时钟的情况，那这都这么多种啊，怎么办啊？原来 input 的也是啊，我们 input 的也有很多种， 我们到底要怎么去分析，怎么去看啊？而不觉得也是，那明德要呢，就把这个步骤呢再进行细化啊，细化就根据你的情况来分分分裂出来。例如说第一步时钟， 我们时钟呢，约束的时候有很多种啊，我们不同的情况呢，就有不同的约束方法。那有哪几种情况呢？第一种呢，是硕士中的情况啊，就时钟直接从广角进来的情况，那直接从广角进来有有这种情况啊 啊，比如说广角是可乐可啊，直接是最常用的，就是初始中就是通过可乐可进来的。 第二种呢，是输入广角是差分的啊，假如说我广角是差分情况，我要怎么约束啊？第三第三种就是我 gt 或者是恢复过来时钟，比如说我的 lv， lv d， s 啊，这种广角告诉广角从里面恢复出来时钟，我们要怎么约束啊？就是说输广角就分这几这几种了， 那假如说我不是输款酒，而是 p 幺二等啊，比如说我们的时钟模块呢，验证出来时钟啊，我们有一种约束方式， 那还有种是制分屏的时钟啊，假如说我们字写了个啊，计数器把它二分频，四分频，八分频等等等等，假如说这是我制色分屏的模式中的话，我要怎么进行约束啊？ 那这这这些情况就是始终的一个不同情况，每种情况呢，我有不同的一个约束方式。 第二种呢是 input 的类， input 类又分几种呢？我们可以看一下啊。第一个是系统同步的方式啊，系统同步，也就说我整个板子上的时钟都是共用一个的，包括上游器件跟我 apg 器件都用同一个时钟啊，这是系统同步的方式。 第二种呢，是圆同步的方式。圆同步是怎么样？就是时钟和数据一起送到 apg 上来的啊，时钟和数据啊一起送到 apg 上来， 那，那这种圆同步呢，是更常用的一个方式，而系统同步呢，是比较少用的。为什么你要做到上游器件跟 abj 的时间差啊，这时钟差，没有一点时钟差， 那这种要求是非常高的。所以圆通部这种数据跟时钟啊，都是从上游期间一起输送过来，送给 apj， 这是一个更常用的一个方式。但是这事实圆通部呢，我们也很多种啊， 哪种呢？不是说 sdr 啊， icdrsdr 是指单元的方式，比如说我只用上升眼或者下降眼的一个方式啊， sdr， 那这是 adr， 我们有可以方法，假如我们配置有方法，第一种是参考数据手册，通过数据手册看上游器件的它的一个延时啊，延时拿去配好我的 sdr， 当然我可以用这种方式，就是通过细波器来去测量 啊，去看我的数据和时钟的关系啊，来测量他的一个时序，得到一个时序仓 之后来再进行约束。这个是 adr 的啊， ddr 就是 ddr， 是另一种方式，另一种持续，它怎么样呢？它是一种双盐的一个方式，比如说我要用它的上升盐，也要用它的下降盐啊，例如说我们的 ddr two， ddr 三都是上下降盐，一直采数据的， 包括我们的一个啊，呃，千兆网有间模块，他也是啊，通过双眼的方式， 假如说我是 ddr 的话，我要通过什么呢？一般呢，我们是分两种啊，一种是中心对齐，一种呢是边缘对齐， 比如说他的持续过来啊，假如说他上邮件过来，他是时钟在中间，数据在两边啊，在中间的两边都是稳定的啊，就中心对齐的一个方式。那还有种是边缘对齐，比如说我 时钟和数据是边缘对齐的，那关于中心对齐，边缘对齐，我们可以画个图来看一下啊，那假如说我这个时时钟的上升炎，下降炎啊， 假如说我个数据是在这边是稳定的话呢，那我就是中心对齐的一个方式，而边缘对齐，他是这样的啊，这数据在这边啊，在这样对齐的 啊，这是这样的对齐的一个方式啊，这样两种不同的方式呢，我就有不同的一个啊，得到他参数的方法，一般来讲我从细波期来测量得到他参数，最后呢，得到参数之后我来进行一个约束。 好。还有第三者的话，就是有数据无时钟的情况，例如说我们的串口，我们的串口是直接数据过来的啊，他是没有随入时钟过来的， 而我们用本地时钟啊，去把彩样，因此是一个有数学无时钟。那对于这种我们应该怎么怎么去约束啊？就分这种情况，那我们再再再重温一下啊，我们 input 的类都分这么多种， 第一种呢就是我的系统同步，系统部就是说我这是一个器件啊，这是一个器件，这是 apj 啊，这是上游器件。那这边呢，他只发数据过来 啊，这两边呢，这两个器件呢，都是共用一个时钟的啊，可乐可，这个就是我们的 系统同步的一个方式啊，只要他这边呢，都用我们 apg 跟上线都用同一个时钟，而上游期间呢，他只发数据过来，那也就说我们可以默认认为可乐可这两个可乐可 时间差的是一样的一个方式。好，这是系统同步，那第二个是圆通步，圆通步就是说我这边啊，上油气键给我的 apj 呢，他是直接过来数据还有时钟的啊，时钟和数据一起过来的一个方式， 这是这样子，我们这个时钟方式。圆通部这里呢，同样有 sdr 和第二个方式。 sdr 是指我的时钟只在上升眼进行采样啊，我说我的数据一般是在这边进行稳定的，这就是一个数据上升眼进行采样。 而滴滴阿是指我的上下降颜啊，上下降颜都会进行踩降，也就说这是一个数据，而这边呢也是一个数据啊，这是 gdr 里面呢，我也分成一个中心对 对齐，还有边缘对齐两种方式啊，两种方式，边缘对齐是指我的刚好使用上上身缘，下缘兽刚好在中间啊，我说这种方式，而边缘对齐是指我的数据是这样子的啊，刚好在他边缘对齐的一种方式啊，这是第一个，这是第二个数据。 好，这就是我们的不种情况，不同情况呢，我们有不同的一个获取参数的方式，因此他约束方式也就不一样 啊。第三种呢，就是有数据无失重的情况啊，例如说我们的创口啊，就是一个有数据无失重的情况。 好，这是 input 类的一种不同情况。第三种呢，就是 apple 的类的一个情况。 apple 的类我们主要分两种啊，也是一样，系统同步和圆同步啊，线同步，线同步，也是 apj 往下 下游器件进行一个发送数据啊，这是 apj 往下游器件啊，这是 fpj 的啊，那这时候往他发数据，这时候我只传送数据就可以了。而时钟啊，我 apg 跟他是共用一个的啊，这是系统同步的方式。 而圆通部呢，就是二 pg 往这个器件发数据，在发数据过程中呢，也发一个时钟过去啊，这就是一个水路时钟的一个啊，就像一个水路时钟一样，一个方式，这是圆同步。 来圆通部里面呢，我们还分什么？ sdr 和 ddr 也是一样的啊，还是一样的啊，同样的方式呢，我是参考数据手册啊，方法就是我看下游器件它的数据手册，它要求的建立时间的保时捷是多少啊，来去得到它的方式。第二种， 发送吸波器的测量，但是我们在很少用啊，一般我们都用方法一就可以了。滴答也是一个中心对齐和别人对齐的一个方式， 这是 apple 的类好，持续例外。持续例外的话，我们要考虑哪种啊？第一种是比如说多周期的路径，比如说我们不是一个时空就可以得到结果的一个情况。 第二个是不需要检查的路径，哪些不需要检查呢啊，例如说我们这是个长量或尾长量，也就是说我知道某个信号他是一直等于一或一直等于二，他不变的啊，这种路径呢，可以不用检查 啊。第三种是复触的一个时钟或路径啊，其实这什么呢？就是双向端口，还有一种就是异步时钟啊，这也是不需要检查的。还有一种是组合电路的岩石， 昨天的原始有人说我从这个广角到另一个广角之间啊，另一个广角进来，这个广角说去中间没有任何个时钟啊，这是组合楼电路给原原石的一个啊。情况你要说我实际例外也要分这么多种啊，这么多种， 好总结记忆。这前面呢，我们讲了我们的，比如说时钟输入的，呃，输严实，输出严实，还实现例外的情况。 而每一种情况呢，我要分了很多种啊，分了很多种情况啊，根据他的不同类型啊去区分。其实啊，每次呢，我们去约束的时候啊，都是 其中的一种啊，你说我可乐可假如是差分的话，那么你就去找时钟那个差分广角到底怎么约束的啊？那就找到对应情况，按照要求进行约束。 好，你去就相当于我自己已经提供个表给你，你这个表你就按着自己的情况去。对哈，对的，那种情况你就按要求进行约束就可以了 啊。我们记住开始的时候我们只是配置时钟啊，不配置 inputty 的，而是时期例外啊，因为我们开始时候是专心于内部那个电路啊，我们持续的一个设计满足内部要求之后呢，再去配置我们的接口 啊，在我们内部的，嗯，始终完全通过之后再配置，我的 inputty 类，还奥普迪类似啊， 最例外是最后差不多要完工了再进配置的啊，而且这个配置呢，是要很小心的，因为我们实际例外不是说不用检查，我们用 sforce 啊，是 fpass 这种情况，然后设置好就是表示你不用检查啊，如果你一在开 开始的时候你就设置好的话，万一你中间要改变了呢？你改变的话，那你忘了把这个月数给干掉了怎么办呢？ 所以说持续例外应该是最后情况下啊，比如说我整个项目都完工了，就差你这个东西了，哎，他说持续不通过，我确认， ok， 你不需要。因此我想设 boss 路径啊， boss 路径， ok， 这样就把它排除掉，那么接下来就是完工了。 好，那这个顺序呢，是明德阳经验的一个顺序啊，我们的项目基本上是按照顺序做的， 但是我们不同的公司有不同的做法哈，例如说我一开始全部都不是约束，我到最后再升约束啊，这是有不同的做法。那这种做法呢，没有一个说统一一个标准啊，如果反正学我们课程，你就按这个步骤做， 到是到了具体公司之后，你再根据公司要求拿去做就可以了啊。 我们本次视频的讲解是基于赛林斯的一个持续约束啊，基于赛林斯的只有奥特的是相似的啊，我们整体需要一个微调的一个方式就可以了。我们的参考资料是来这个 pdf 文档啊，这个文档呢，我们会提供给大家啊，就是这个文档 啊，我们打开之后呢，就是这样的，这样的内容啊，他有一个一个情况， 这是我们那个情况。对，他这个句话说的很好啊，我们的时序呢，是设计出来的，不是约束出来的哈，所以说你的时序重要还是不重要？重要，但，但是他不是非常重要，更重要是假如说我时序出现例外啊，不 ok 的时候呢，更重要是改变你的设计， 而不是要求约束。很多时候呢，很多公司呢，会把说要求，假如说持续不满足，你就去约束吧。啊，那这种约束呢，其实固定有个好的结果，这就是我们的一个方啊，总结建议， 后面的后续视频呢，是各个步骤的具体约约束方法，也就是说我始终有这么多种情况，我们怎么去约束啊？比如说我的 input， delete， apple deep， 我们有相对应的一个视频的一个呃，讲解都是每个步骤的一个具体约束方法。 之后呢，更重要的是练习啊，这个练习才是我们最重要最精华的部分啊，请大家关注这个部分内容。好，本次视频讲到这里，谢谢。

大家好，欢迎大家收看明天要推出的质检设计法，谢谢视频教程，本节课我们继续持续约束的第四、第三个步骤，阿福体内的一个设置，我是本人视频主讲潘老师 来讲这个视这个步骤之前呢，我们来看一下我们的提供的步骤，这个图片啊，我们第三大步骤就是 oppo 体内的， 那我们这个步骤呢，要看的时候要看三种情况啊，一种是系统同步的情况，一种是圆同步的情况。而圆同步呢，我们要分 adr 和 ddr 这两种啊，所以归纳起来我们有三种情况，这三种情况呢，就会有不同的设置， 我们这是需要参考的资料呢，这呢是我们这个 pdf 文档啊，我们提供给大家一个 pdf 文档。好，我们看 看一下啊，标题啊，我们这次课程我们会讲这几个步骤啊，第一个输出延时的概念，第二个就是我们用两种的测量方法去得到我们的持续参数，然后去来进行进行约束。 之后呢我们看第三种呢，就是我们的不同情况啊，第一个是系统同步，第二个是圆同步，而圆同步呢，我们要分成 sdr 和 ddr 这两种啊， 好，我们看第一个输出延时的概念，首先我们设置输出延时，为什么要输出延时呢？我们目标是让了，为了让 app 调整他自己的输出的时序， 使我们梳子持续满足下油器件的一个要求，这样子呢，我们下油器件呢就能够正确的采集我们的 持续了啊，所以目标是这样子，大家记住，目标是为了下游器件正确的采集，因此要保证日子输出的是正确的啊，所以我们要自己去调整， 那我们同样的就是告诉 apj， 我们下游期间的要求是什么啊？我们告诉 apj 下游期间的要求是什么啊？我们 apj 就根据知道这个要求，我来自调整这个持续了，这就是我们这个输出延时的这个目标。 好，记住， apj 是输出啊，到这个下期呢，是输入好，我们这个 输出延时呢，同样有两个参数，一个是 max， 一个是面的，一个是最大，一个是最小的延时。最大延时干嘛用呢？你可以用可这样考虑是用于考虑建立时间用的啊， 他们一般是跟着正数啊，正数表示数据在时钟采样颜之前就到达了啊，我们公司的这个值怎么来的？这种最大版之间是加上这个 tsu 啊， tsu 就是建立时间，谁的建立时间呢？是下游器件的建立时间 啊，有人说我的版的延时加上你下游期间，他要求的鉴定时间就是我这个 max 啊， 而这命呢是什么？最小最小是用于考虑保持时间，谁的保持时间是下游器的保持时间啊， 后面跟着复数，表示数据在使用采用盐之后还保持的一段时间啊，是这样意思，而我们的公式是怎么样呢？是最小的板级岩石啊，就是岩石减去 th 啊，这个就保 持时间。这个参数从哪里来呢？从下游器件这个要求里来啊，比如说我的板子颜色，在电路板子上颜色减去，你的这个要求保持时间就是我的一个啊，致命的一个最小颜色， 就是注意，一般这个只是比较小，而这比较大一减去就成了负数了啊，例如啊，例如我们板子延时是零啊，板子假如说一个很理想情况下，就是我现在一直一点延时都没有，板子延时为零，而这也是很常见的一种情况啊，板子延时为零， 而 max 就是下游期间的这个 tsu 啊，这个就是下游期间的建立时间要求，而这面呢则是下游期间的保持时间，这个负号啊，负点击 th， 这也是 记住这个时候呢，这个最小的是一个复数啊，是个复数，这就是我们的输出颜色概念，大家这个里面要记住的是公式啊，最大版的延时，加上你的鉴定时间要求，就是我的 max 啊，最小板的延时减去贴起来就是你的保时捷呢，就是我的最小时间要求。 好，第二个，我们看一下两种测量方法，对于我们的 apple 的呢，也有两种的一个呃测量方式， 第一种呢，是根据下游器件的参数啊，也就是说我们呃同下游器件他一定有数据手册， 他的数数据手册一定会告诉你这个建立时间和保持时间的要求，我们从在建立时间保持时间里面得到他参数之后呢，就可以进行设置了啊，就约束了。第二种方法是用吸波器 测量我们下游期间的一个输入端口啊，去看到得到他的持续信息，得到什么持续信息呢？是得到他的一个啊，比如说他延时这种信息啊，但这种我们一般呢不常用，我们推荐的是利用第一种方法 要求我们呢这个硬件呢，就做的规范啊，这很好的一些啊，不要说延时来抖来抖去啊，这种情况，所以一般我们先讲了，也讲下期见这种参数的一个方式。 好，第三我们就根据不同情况呢，我们再进行配置了，第一种呢叫系统同步， 系统部呢，上节课已经讲过，就是 apj 和下游期间呢，都是共用一个时钟的啊，一个时钟，我们可以认为这个时钟的延时是等于零的啊，等于零的。好，那 apg 把这数据送出来 啊，他有一定的延时啊，送出来给这个下游器件，那下游器件这里面他有制的一个建立时间保持人要求，我们从数据手册手册里面会得到他这样的仓数，不到，他建议时间是两万秒，他的这个 th 就是一大秒，这他的建立时间保持性要求。 而这里呢，就是可能我这个延时啊，符合我的一个抖动情况啊，延时这里我们通过一个呃测量啊，或者是计算方式可以得到，比如说他的 方式是，哎不，他抖动最大是零点五，有时候是零点三，最小是零点三， ok 啊，你这样得到之后呢，下步呢，我们就知道他进行配置了， 比如说他最大延时什么呀？就是我的最大的板级延时，加上我的建立时间要求就是二，加上零点五，就是我的最大 的一个延时啊，而最小的是什么呢？这是我最小的零点三，这延时减去我的保持时间要求啊，就是这个一大秒，那是零点三，减去一，那就负的零点七。这个这个要求啊，我们在这 tf 第一百三十页呢，也有讲述这个过程的概念啊，请大家可以看一下啊，我们看到这约束方式，第一个就生成时钟了啊，这个肯定是要有的，每个端口进来都有个时钟。 然后呢，我们会告诉他，这个时钟啊，这个时钟他的最大原是多少呢？是二点五啊，他的对象是这个迪奥特，就是这个迪奥特， 而他最小原石的是负零点七，他的 gap 的是迪奥特啊，也是迪奥特。好，这是系统同步的情况，系统同步就是时钟呢，是共用一个的， ipg 跟下游下游戏点都共两个的。好，接下来我们看一下圆同步，圆同步就是说他的 apg 送数据的同时也送时钟给下游模块啊，时钟和数据一起送的，其中我们要跟 sdr 和 ddr， sdr 是指 边眼、上身眼去采样， dd 二是指上身眼和下降眼都去采样。因此我们先看一下 sdr 啊，阿西家就是上身眼睛采样的方式 啊，同样的方式呢，我们同样呢也能得到他的一个结果，他跟是跟系统同步是一样的啊，他他的方法也是一样的， 他也是通过查数据手册得到我的建立时间，他保持人要求也能知道我的一个延时的抖动是多少啊，比如说我们测量之后得到抖动是多少，得到最大抖动和最小抖 之后呢，我就能配置啊，在公司也讲了啊，最大的是指我的延时最大加上我的建立时间要求啊，而最小的是指我的延时最小减去我的这个，呃，保持时间要求就是我的最小。 那第第二呢？第一大是指上升眼，下眼都是同步和都是都采样的，因此呢，他是这样子采样啊，这边和这边都会采样哈，都会采样， 我们可以通过一个方式啊，例如说我们去查这个手册啊，我们通过同样可以查手册得到他这个要求，比如说他会要求你这个建立时间多少，保持时间多少，而这边的建立时间多少，保时间多少。 例如说我们这里有个例子啊，比如说他的商业建立时间要求是零点七，比如说这个是零点七，这个是零点三，这个是 零点六和这是零点四啊，因此呢，我们就要对他进行配饰约束啊，啊不体内啊，我们可以看一下时钟生生成啊，生成一个时钟。好了，我们看一下他最大的一个原始，就是啊，零点七，对于他来讲最大是零点七，最小是什么呢 啊？零减去零点三。哦，我们这时候把那个板这件事啊，就考虑为零啊，零减去零点三， 而在这个时刻呢，我们是最大的是零点六，最小是零减去零点四，那就是 负的零点四啊。注意的是我们这个负下上演的时候要加上这个可乐可负啊，加二杠 a、 d、 d、 d 类和加上这句话啊，这个是我们那个正确的方式，其中这个啊，这个不说，这个可能是 不一定要的啊，这个中间这个不一样，我们这最主要在讲的是这个后面这个四个部分，前面部分还是跟我们的升升时钟的方式是一样的，然后我们升前面升升时钟进来，还有这个我们就要这个后面假如说我们配置阿布迪类哈，再加上这后面这四句话的啊， 这是我们 ddr 的一个方式。好了，有个同学说我们的 input 体内有个什么叫边缘呢？也叫叫中心对齐的，为什么我们这里就没有呢啊？ 因为大家知道我们音菩提的那个是靠测量的方式去得到的啊，而我们这个呢是查数据手册的方式，查数据手册，那他的边缘这个点的时候，他就不不可能会抖动的啊，不可能会抖动的，他一定会建立要求，你 在上一年的时候呢，你这之前会稳定，稳定多久，之后会稳定多久，因此他一定是这么稳这样一个情况的啊，他会把这个实际参数要求给你啊，所以我们没有什么边缘对齐和中心对齐的一个情况 啊，我们从查数据手册就会查到这几个参数好进行配置就可以了啊。还有一点就是对于我们的板机延时呢，一般情况下呢，如果我们硬件做的好的板机延时是不需要考虑的。比如说我们的 apple 底内，一般呢就是设置他的建立时间啊，就是从数据手册里面 找到他鉴定时间和保值时间这两个参数，然后根据到公式直接就是配置就可以了啊，所以他 apple 的方式相对比较简单。好，我们总结一下，我们还是按照根据，根据我们的经验就是按照前 顺序去，所以找到对应的情况，按要求进行约束啊。比如说我现在这个端口是属于上面三种情况中的哪一种，如果是哪一种，你就按到那一种进行配置啊，进行约束就可以了 啊。这个是我们还是跟墙面 input 的那时候强调过的， input 的 app 都是告诉工具我现在的持续情况，比如说我告诉 app j 我下一期见的情况是要求是什么啊？直接把这个结果告诉 apj 就行了，你不用管 apj 他怎么移啊，他要移多少你都不用管，你就告诉他现实的情况啊。那 apj 他自动会计算，最后决定我要偏移多少持续。 而后面有个相似的就是假如说我们有一个叫哦 set in 好，是奥，这种东西就是告诉了别人你偏移 多少啊，便宜多少啊，从而满足时序。这个这样子的我们就要自己去计算啊，这个这一步呢，就是不需要计算了啊，这就是我们的 apple 的一个配置方式啊，相对比较简单。好，本次视频讲这里，谢谢。

各位小伙伴大家好，我是 ap 主皮特派，本期呢是一部跨世中信号处理这个话题的第七讲，也就是最后一集。前面五期呢，我介绍了设计，还有第六期我设介绍了验证，那我们本期呢，就介绍这个 sdc 的约束，如何约束一个一部跨世中的信号。那么实际上呢，我们约束的目的是想让工具不要去关注一个跨世中的持续问题， 因为跨尔义部信号呢，他我在第一期就讲过了，所谓义部就是没有关系，没有任何关系，说不出来他们具体的关系是什么样子的，才叫做义部。 所以我们在设计上才花了那么大的力气，增加了很多的面积，还有跨时钟的一个时间，在设计上对他的安全性做了保证， 就是因为他们两个没有关系，那没有关系，那就不要让工具去努力的去做一些布局布线的工作，做一些时钟数的平衡的工作，这是浪费面积的，这是浪费布局布线资源的。而且有的时候你因为这个意步时钟 没有约束，会造成你的设计不收敛，并不是说我光浪费面积，浪费效率就完事了的，他有很多时候都不收敛，所以我们这个一步始终一定要约束，让工具啊把这个一步始终给摆 pass 掉，不要去看， 忽略掉。好，那我们一般呢会做一个简单的约束啊。大家来看，这就是我在第二期介绍的最普通的电瓶信号的 同步器是吧？一个是克拉克，一时中的地处发起，后面两集跟的是背靠背的克拉克，二目的是中的地处发起连在一起。这个地方还可能有亚文泰啊，因为他是从，他是刚跨市中过来的，这个是跨市中的一个 第一个门店路，那么这个有这个门店路的加入呢，就会使得这个亚文泰的出现概率大大的降低，在这个位置上，我们认为几乎不可能出现亚文泰了。 那我们怎么样去避免让工具去分析这条路呢？这条路就是刚刚从克洛克伊打出来的信号， 按理来说这根信号是克拉克一的，是荣誉生的对不对？但是呢，他却进了克拉克二的地处发起，那么这根信号呢？毋庸置疑，他是克拉克二， 是中遇的啊，这根信号更是克拉克二，是中遇的。那只有这根信号是存疑的，就是他到底是属于克拉克一是中遇还是克拉克二是中遇，我们没有说清楚， 所以说呢，我们需要让分析工具忽略，对这根线进行持续分析。一般的持续分析是说这个的处罚器的建立时间和保持时间是否能够达到这根信号的变化的要求 啊？这根信号是不是变化的足够早？嗯，在他的那个三踏步时间之前变化了，他变化的是不是足够晚？是不是在他的后探之后结束？ 那么我们就靠这句话来约束这两根始终，从而让工具忽略掉所有的类似的这样的一个， 只要是你从 clock 一跨到 clock 二，你都忽略，那么就是 set clock groups 给 clock 分组 a singleness 异步的，这个分组的组和组之间都是异步的，那么第一组 clock 一，第二组 clock 这么一分工具就不分析他的持续了，你持续再烂我也不报 啊，不报错误，这是一般的最常规的对于一部信号的一个约束，就是让工具省点事，别瞎操心。我曾经以为这样就完了，但是呢，有一个经常做这方面约束的工程师曾经问过我一 一个问题，说这样就完了吗？那他这一反问，我想了很久，直到我有一次看书看到说，有的时候啊，还可以再多约束一些内容，就比方说 我们在讲第一讲的时候，讲第二讲的时候，我们说这两个地处发起啊，或者再再加上这个， 他们是背靠背的。什么叫背靠背？就是他们两个的距离挨得比较近，挨得比较近的话呢，亚文泰的出现概率会更小啊。有些方嘴竟然把这个整个的旗舰做成了一个小 啊。我们看是三个 cel 嘛，对不对？他做成了一个 cel， 提供给设计厂上去调用，就是为了就是担心设计厂商会把这三个 d 触发器搞得特别远，所以他干脆我就做成一 你去调动得了。那么如何才能够让他们两个凑的比较近呢？我已经约束了，就这两个没有关系，所以他特别特别长，中间差了很多八分， 都没人管，都不会报错啊。这个地方特别特别长，中间也差了很多八分，也没人管，不会报错。这个不行，我需要他呢。背靠背，离的比较近，但离的比较近，并不是说他们两个贴在一起啊，他两个贴在一起的话，这个 q 端刚一出来，这个地端就收到了 他。赛塔克是比较容易过的，但后的可能有点难过，后泰可能有点难过，所以有必要差八分的时候还是要差的啊，是为了过这个这个地处发起的赛塔特太命和后太命有必要差的时候还是要差的，但是并不能够允许 他延迟太大，中间的期间太多，他走线太长，不能允许。那怎么办呢？那么给大家介绍第二句，约束， set max delay from， 比如说我现在要约束这根线，我们管这个地方叫 q 一 啊，输出这个地方叫第二，输入那个 from 啊，我用空笔写成 q 一吐。第二，我约束了他最大延迟是多少呢？我假设啊，我现在希望他 最多最多一大秒，不能再成了。好，我就写上一一的话，就是一大秒的意思，单位默认十大秒。 好，那这句话就限定了这个的长度，这个的底肋不会超过一大秒，如果超过一大秒他还是会爆。别看我有第一句话啊，他也不会忽略，他也会爆。 这句话的优先级很高的。我认为呢，对于一部处理来说，这两句约束 足够了啊，再加上我们在验证上做一些像第六期我们所做的一些工作，在设计上，第一到五期我们做的这些工作，我认为 整个的跨式中处理就是一个完备的，安全的，如果大家有什么更好的方法呢？或者是更好的思路呢？ 请提出来，我们一起来讨论。也对，我自己的工作呢，是一个提高好一步。跨式中想要处理的内容今天就 彻底讲完了，感谢大家一直关注，在评论区呢，也有很多热烈的讨论，在此谢谢大家。我刹不住 pff 派，我们下期再见。

大家好，欢迎大家收看明天推出的持续约束视频。今天我们讲一下随入时钟的概念 啊，什么是水一路的时钟呢？啊，我们先看一下这个例子啊。下面这个图呢，是一个 aden 和时序图啊，大家如果做外部接口用各种芯片的话呢，一般呢也能看到类似于这样的图啊，这是个时钟，这是输入的输出 啊，他会对你的时钟呢，上升严的前后呢，对数数据有个持续差数的要求啊。类似于这样子，应该他的芯片手册都会有这个内容。 那么这里面就是要求你持续啊。在输入的持续跟持重关系你看一下啊，就是在使用三年之前，你要注意保持稳定啊，之后呢，也要保持稳定，然后这个之前 那这个时间呢，就要给你时间，之后呢，就要使时间啊。这是对我们呃在 d 档里面的一个持续图要要求 啊。那么这个里面呢，他是他要求，那我们做实际项目的时候啊，我们如何去满足这个下游的要求呢？因为一个期限呢，他对建立时间保持的都不一样嘛。那我在设计当中到底是如何做才能满足这个实际要求的 啊？首先我们分析一下影响我们内时间保持时间的因素有哪些呢？啊，其实影响近时间保持时间的因素啊，是很多的啊，例如说我们的内部的继承器传输原石，对啊， 编辑到环角的岩石，我们基本上的走线岩石等等，这个影响这个线的岩石都会影响我时钟跟数据的关系， 从而就会影响到对下一线他到底满不满足他的要求了啊。好，我们可以看下这个图啊，我们画波形的时候，我们在学习当中，我要大家画波形时候画的都是一个理想的波形，对不对？ 只要你想再看一下这时钟上升，颜值上升的来说， a 就变了，对不对？好，下次做上升眼才变。这个时候可以认为这岩石是零， 延时是零啊，一点延时都没有，这是理想。就意味着啊，这个信号 a 变多的时候啊，由于没有任何延时，立刻就可以传到始终三十个里面来 对这个二产生使用商来采集的话，你要会发就是我始终上升研之前的时间周期多少，他周期是 t 啊，是一个时钟周期，而使用三年之后的他时间多少啊？ 啊，理想是零，那零的话，很明显这个理想过程是不满足保持时间要求的对吧。 好了，如果我们加上计程器延时，就按别人的计算器延时，还计算器到环角的延时等等。这个延时之后呢，那么可能我们看到的还比较长出来信号，他相位关系就变成这样子， 这是时钟，这个是 a 啊， a 可能对时钟啊，就会有一定的延时在这里面啊，这时候你可以看到啊，在时钟上演第三十个去采样嘛，在时钟上演采样的时候，才发现他时钟上演之前的时间，见他时间有多长时间啊？ 为 t 减去我这个 tco， 假设电机颜色 tco 啊，就 tctco 后面的上了盐之后时间他保持了多久了？保持了 tco 线也是你 延时多久，他就保持多久。对，往后延好，如果再加上其他延时不错，我的脾气啊什么的延时都加上去的话，那么可能他就就往后就往后延点点，往后延一些， 是他在始终创业之前的时间啊。保持了多久啊？保持了 t 减低 tco， 再减 tcb 啊，大概这么长时间。那之后呢啊，保持了多久啊？保持了所有颜值家产，就是 tco 加上 tcb 等等，就保持时间 啊。那这是我们正常的原始情况。那么只要满足啊， t 减 tcl 减 tcb 这个颜色啊，大于我们建立时间要求啊，限时间要求。并且呢，这个颜色呢，大于我要保持时间要求。对啊，那我们电路就是正常的，就是正常 啊。说你延时只要满足这两个要求哈，你就正常的是不是？这个是我们要做的，是我们如何才能做呢？才能做到这一点呢？但很明显一下啊，我们使用周期一般也是定了啊， tcb 也是定了，那我们可以改什么 对好。所以呢，我们可以怎么我们有两种做法啊，一种是添加持续约束啊，由于我们是对新的一个东西，因此我们设置输出原始 哎，这个东西，告诉他下有一切的健身能要求是多少。告诉他这个东西之后呢，我们 app 就会调整什么电梯延时，电梯到环角的延时等等等等啊，死啊，这个延时啊， 大放大放小对不对？从而使下游期间呢，能采集到这个数据，满足他期限的建立时间的保持性要求啊。这是奥普迪类的一个方式。 这种方式呢，可以添加叫水路时钟啊。什么水路时钟？再看一下啊。假设这是可可，那我用怎么用个 pr 产生一个 ad， 这么可口， 这两个口齿的使用频率是一样的。比如说我一开始九个精神啊，精神过来五十套，我通过 p 二产生个一百五十套，这个也是产生一百五十套。 但是这两个时钟相位有一定的偏差，可以看到没有他你上身的时候，我对这个上身对隔了很久啊，这个隔很久，隔得挺久，有一定的上升对不对，上身好，他上身的时候呢，就是时钟平一样的，相位不一样。好了。第一个时钟我就给自己 接口模块，作为我个模派的一个 b 的一个模块，然后 dn 可可直接就给 dn， 这里面来了写给 dn 好了。那这样会有什么后果呢？可以看一下啊，由于 a 是在可可使用上产生的对不对？好使得 a 呢是相对于可可有一定的延时的啊，有定延时的 啊，那这种可乐可是相对可乐可来讲，他有一定原始的，有一定相对偏差，只要我调整了，就可以使得这可乐可上身以来，跟这个 a 有一定的相互关系。比如说我可以调整可乐可，让这 a 好，刚好在 a 变化的中间是他上升眼。也就是说像我们可以就不用再这样去踩这个 a 的值，只要调整的好，那么我这个时上升炎下降的时期呢，就刚好能够对齐啊。 那这个香味呢，不断的去调整的。这种可乐可调整那个点之后呢，我就能正确的去采集了啊，如果可以通过标料产生保存香香味偏移啊，所以他这种结果就这样子 啊。这个是我们的一个随路时钟，我们这个 a dmpolo 就是我们的随路时钟送过去的啊，随路时钟跟所有一起送过去的， 通过这样调整电火烤啊，这个他这个电就是我们调整电火烤，让他满足 atm 烤呃，电脑的一个一个持续要求对吧。这就是我们的一个方法，随入使用方法。 那这种方法有什么优缺点？你不会取色的啊。他提供第一点呢，就是我们常规做法呢，就是一个持续约束的做法啊，产生两个失踪啊，但调试还是比较麻烦的啊。并且呢，有一点就是我们用 时不对，他是有时间有限度的啊，因为你调整是提销吗？他一定是有限度的，就说你任意调都可以是吧，有时候是调不了的啊。这时候就需要用 atm 和和随斗时钟的方法去做的。 而谁的食种方法就是啊，很简单，我们不断的调整香味啊，总是能找到一个点啊，是让他满足的 啊。但是也明显的，你是有个 pr 来做这事情对吧，这是就随着就浪费了啊。但是你如果设置这个话呢，你就不用设置 apple 类的啊，不用不用设置 apple 的类的啊， 这就很简单的啊。所以这个使用时装的方法呢，哎，很多地方很多项目都喜欢用，非常喜欢用啊。没事啊，这阿婆姐这一任我都不知道，就直接用调整香味方式找到了点就 ok 了，所以很很方便。 那这个是 t 叉方向的，那叉方向呢？是同道理啊，不是说我这千兆网磨坏了啊，也是送个数据过来。他有个口号，口有个 a， 假如说这两个对齐的话就更好。你看 这是可可阿萨，可可这个 a 啊，你们像这样对齐吗？对好，这说如果我直接用阿萨可可去踩这个 a 的话呢，你可能啊就不满足了啊，保证时间就不满足了，那怎么办呢啊？你可以第一种方式，比如说 a 不点点啊， a 不点点 啊， app 根据调整啊，去增加电器延时啊等等方式啊，来满足自身的电线保持要求啊。另一种方式呢，也可以跟上啊，一样的啊，我用个铁子阿萨哥哥给 pl 啊， p 二呢，就产生一个时钟相同但是香味有偏差的是一个时钟，叫 p 二可可。我用的 p 二可可 去踩这个 a 的值，这样你不断调整，你看我就刚好调整，在这里就看到时尚颜色，就调到 a 的中间这里面来。对，那我处于 a 的时候，我就可能满足我的健身保证要求了，我不断调总是有个点成黑的是不是好。所以我用 p 二去向你这种方式呢，去来 设置这个啊。原始这个时候我们用 input 之类的，就不用设音分之类的哦，就不用设实学术了，我们就用 ppo 就好了啊，这个时候就 ok 了。嗯， 所以这种方法他是异形啊，特别是我们做接口调色的时候，非常喜欢用这种方法啊，非常喜欢这种方法 项目。如果说像我们的现在往 idam 滴滴啊，吐塞利史这种东西啊，我们全部都可以用这种方式去做啊，用这种方式去做好。但要注意是由于这种方式，我们又用了一个 p 二的，对我们对 p 二二的时钟输入缓解是有要求的啊，后来里面要求你的石头必须通过权助时钟，时钟从缓解进来，你才使用的 p 二。哦，错的啊，这个是我们那个要求， 其他倒是没什么啊。啊，这是我们随肉时钟的一个情况啊。这个这个，我们我们的输入管角啊，输入管角，特别是高速的时候呢，非常有用啊， 建议大家多了解使用下。我们练习 tc 呢，也要随随到随风的内容。好好，本次视频就讲这里，谢谢。

网上看到有网友问，对于 f p g a 差分时钟系统怎么使用？什么情况下需要从差分时钟产生单一时钟？ 什么情况下不用使用？方法规则是什么？ fpga 现场可编程门阵列差分时钟系统是一种用于提高系统稳定性、可减少噪声的时钟系统。一、如何使用差分时钟？差分时钟是由两个相对独立的时钟源产生的， 通常是一堆整弦和于弦信号，这些信号通过插分驱动器传输到 fpga 的时钟输入引脚。在 fpga 内部 使用专门的时钟管理模块，如 d、 c， m 或 p l， 对差分时钟进行解码可调整。使用差分时钟可以提高时钟的稳定性和抗干扰能力。二、什么情况下 需要从差分时钟产生单一时钟？在某些情况下，需要将差分时钟转换为单一时钟。例如，当需要将 fpga 与其他设备或芯片进行通信时，这些设备可能只接受单一时钟输入。 此外，某些 pga 内部的逻辑和算法也需要单一适中。三、什么情况下不用查分适中？ 在一些简单的应用中，可能不需要使用差分时钟。例如，当系统对稳定性和抗干扰能力要求不高时，可以使用普通的单一时钟。 此外，如果 f p g a 的时钟输入引缴不支持差分输入，也无法使用差分时钟。四、使用方法和规则是什么？使用差分时钟需要注意以下几点，确保差分时钟输入 银角具有足够的驱动能力，以抵抗外部造成干扰。再将差分时钟转换为单一时钟时，需要注意时钟质量的评估和调整，以确保系统的稳定性和性能。在使用差分时钟时，需要注意时区约束和时区检查， 以确保系统的时需正确性。总之，使用 f p g a 差分时钟系统可以提高系统的稳定性和抗干扰能力，但在某些情况下需要转换为带音时钟。在使用差分时钟时，需要注意相关规则和约束， 以确保系统的正确性和稳定性。记得关注再走哦！

反腐不能解决跨时钟的问题搞得这么复杂？这是在这个系列的第四期视频，一个网友评论区提出的凝问，今天为此做一个视频，一起交流。 跨时钟域问题是一个在数字设计和嵌入式系统开发中常见的问题，需要特别注意，以避免数据丢失或硬件故障。 fire 结构确实可以用于在不同时钟域之间传递数据，但并不能解决所有的跨时钟域问题。 在处理跨市中域问题时，通常需要考虑以下几点。 fifa 结构可以解决一些同步和持续问题。它的工作原理是， 当数据写入速度大于数据读取速度时， fifa 将存储一出的数据，并在 fifa 中有足够的空间时在读取数据。这样即使读取 数据的速率与写入数据的速率不同，也可以确保数据的连续性和完整性。然而， five 并不能解决由时钟抖动引起的数据传输问题。使用 five 解决跨式中域问题的优势如下， 缓冲数据 ff 可以提供一个数据缓冲区，以解决不同市中域之间的数据传输问题，特别是当数据传输速率不匹配时。数据同步。 ff 中的数据在读取时 可以提供同步机制，确保数据的正确性和稳定性。然而，使用 fif 解决跨始终与问题也存在一些局限性。实现复杂 反腐的实现需要额外的硬件资源和设计复杂度，增加了设计的难度和成本。持续问题，反腐操作需要满足一定的时需要求， 例如读写时序、 five 满或空等条件，否则可能导致数据传输错误。带宽限制， five 的带宽有限，对于高速数据传输可能存在瓶颈。另外，对于一些特定的跨式中域问题，始终抖动可以被利用来提供一些优势。 时钟恢复时钟抖动可以用于时钟信号的恢复。例如，在接收端，通过时钟抖动来恢复发送端的时钟信号。数据采样。在某些情况下， 时钟抖动可以用于提高数据采样的精度和稳定性，特别是在接收端采样高速数据时。但需要注意的是，过度的时钟抖动可能会对数据传输产生负面影响，导致数据丢失或错误。在 f p g a。 设计中，处理多时钟 遇问题时，并没有一种通用的方法可以适用于所有情况。通常，根据具体的设计需求和问题复杂性，可以选择使用 fif 或利用时钟抖动，也可以结合使用这两种方法来处理跨时钟遇问题。 对于一些简单的问题，使用 five 可能是更简单和直观的选择。例如，当两个时钟与之间的数据传输速率相差不大时， 通过 fif 来缓冲数据并实现同步传输是常见的做法。 fif 可以确保数据在两个时钟域之间可靠传输，并且提供一种易于实现的同步机具。然而，对于一些更复杂的问题， 或者当 fifth 的开销和复杂性变得不可接受时，可以利用时钟抖动来解决问题。时 中抖动可以帮助恢复时钟信号的向位和频率，从而实现更稳定的数据传输。在一些高速数据传输的应用场景中，时钟抖动可能比 fifer 更适合解决跨时钟域问题。 在实际设计中，也可以将 fifth 和时钟抖动结合起来使用。例如，在 fifth 的读取端，可以利用时钟抖动来提高数据采样的精度和稳定性。同样，在 fifth 的写入端，也可以利用时钟抖动来恢复发送单的时钟信号，从而实现更可靠的数据传输。 跨式中域问题的解决方案取决于具体的应用场景和应届环境。在设计跨式中域系统时，需要对同步、持续和抖动等问题进行全面考虑，并选择合适的解决方案。记得关注再走。