什么是逻辑堆叠

m d 的 叉，三 d 属于三 d 垂直缓存堆叠，它叠的是什么？ l 三缓存，闪存上那个一百多层，两百多层的那个叠的是什么 存储单元？两者都属于层折叠。华为这个是逻辑折叠，区别在哪呢？它是从电路布局布线互联芯片架构层面 重新设计啊，把关键的逻辑路径压短了，让它延迟下降啊。比如 gpu 跟缓存是不是经常需要独取，而且影响很大，那么就缩短他们的路径， 当然像一些开机的啊， pro 啊啊，品质很低啊，就不需要做什么优化路径了。就这么讲啊，逻辑折叠目前这个基础啊，没有任何公司公开在做这个东西。

今天，华为正式发布了韬定律，网上又出现了一些阴阳怪气的声音，说这不就是三 d 堆叠风装吗？早就有的技术换个名字又来忽悠。今天咱们不吹不黑，正经科普一下华为的逻辑堆叠和市面上的物理堆叠到底有什么本质区别。 为了让大家听懂，我们把芯片想象成一个微缩城市，城市里的每一栋房子就是一个计算单元，而芯片的计算就是电子在各个房子之间跑腿送数据。过去几十年，芯片制造遵循摩尔定律， 其实就是在这个城市里拼命盖平房，房子越盖越小，越盖越密。但现在平房密到了物理极限，再小就会漏电，路也太窄，电子根本跑不动了。平房盖不下去了怎么办？页内搞出了物理堆叠封装， 这就相当于在平房城市上面硬生生又铺了一层。城市房子确实多了，但带来了致命问题，底层城市的热量根本散不出去，而且上下楼之间的通道还是老材料，容易发热烧毁。这就是为什么简单的物理堆叠，性能提升，很快会遇到天花板。 而华为的韬定律核心叫逻辑堆叠，他不是在平房上硬铺平房，而是把同一个垫子需要频繁穿梭的房子在原地改造成立体楼房。这带来了三个颠覆性的改变，第一，缩短了通勤时间。 以前电子送数据要在平面上绕十几个路口，现在直接坐垂直电梯上下楼，距离短了，时间就省了。这个时间在物理学里就叫时间长，数套掏，这就是掏定律名字的由来，用缩短时间来代替缩小面积。第二，解决了漏电和烧毁。 华为盖楼楼层之间的电梯井用了特殊的贵金属材料，比如了和薄，这些材料耐高温，炕电迁移，保证了立体通道绝对安全。第三，从根源降低了发热，因为电子跑腿的距离大幅缩短，整体功耗直接降了下来， 跑的少了自然就不那么热了，散热问题迎刃而解。所以，别再拿简单的物理堆叠来套华为的逻辑堆叠了。摩尔定律是在空间上死磕，把房子越盖越小，直到无路可走。而掏定律是在时间和架构上破局， 通过重构电子的通勤路线实现降维打击。这是一次从平面内卷到立体优化的思维转换。在摩尔定律放缓的今天，这不仅是华为的一小步，也是中国半导体探索新方向的一大步。我是 ai 实验室，用通俗的逻辑看懂硬核科技，我们下期见。

今天呢，华为发布了一个叫掏定律的东西，我简单给大家讲一下，这个掏定律按他们的原话就是弯道超车，绕开了国际上那种精密光刻机的限制，不再去追求什么两纳米、三纳米， 而是通过往芯片上叠码，一层、两层、三层、四层，这样叠起来以后，这个芯片的晶体管密度啊，注意是密度将会达到一点四纳米的同等水平啊。 当然他也不是说单纯的往上堆，他的上下层是可以互通的，这样的话速度也能得到一定的提升，就是把芯片给折叠了，同时逻辑也给折叠了。 然后我查了一下，在二零一零年的时候，普林斯顿大学有一篇报道，一个叫贾哈的教授带领着他的团队研究了几年的芯片折叠和逻辑折叠， 然后在二零零九年的时候发表了两篇 s c i， 明确的提出了可以把芯片折叠十到五十次来缩短连线，提高密度，降低功耗。但是过去了十多年了，为什么这项技术迟迟没有落地呢？ 不是说这个想法它不好，而是说这个想法它存在几个致命的死穴。第一个是散热，你芯片一层一层往上堆，相当于把温度也一层一层给闷在里面了。 二一个是良品率，打个比方，你普通芯片做一个不合格，那就一个不合格。但是如果是堆叠芯片的话，你做一层不合格，那一堆全都不合格了，那成本就哐哐往上涨了。 三、一个是加工工艺，说白了，你这个堆叠技术所需要的加工工艺所需要的那个精度，他不一定比三纳米的那个差， 你要让大量的上下连接点完美契合，还是需要更好的加工精度的。第四一个也是最重要的一个就是没有商家支持，那些愿意掏钱的公司仔细盘算以后认为没有必要，风险太大了，回报太小了，况且可行性还有待长缺。

华为怎么可能实现一点四纳米制成呢？难道要直接绕过光刻机了吗？最近华为公布了一个新概念，叫做套定律，很多人看到二零三一年达到接近一点四纳米水平，哎，这直接蒙了， 可能不是大家所理解的那个意思，简单给大家分析一下，以前的芯片变强呢，靠的是把晶体管越做越小，也就是大家常听到的几纳米，比如五纳米、七纳米、三纳米之类的。但现在这条路是越来越难，因为已经快接近物理极限了。 华为这次提出的新思路是先别拼谁更小，而是改拼谁更快。因此华为提出了掏有定律和逻辑折叠。什么是掏定律？ 抛定律是以时间微缩替代传统几何微缩，通过减少芯片内部数据传输时间来提升性能。给大家举一个小例子，一家公司的员工能力都很强，一份文件要从一楼送到二十楼，再送到隔壁楼去审批， 真正拖慢效率的不是员工的工作能力，而是来回跑的流程。所以放到芯片上呢？以前提升芯片性能是相当于拼命把办公室缩小，而现在华为的思路是把经常协助的部门放到一起，甚至上下楼办公，让信息少跑腿。 所以所谓的时间微缩，不是说颠覆了传统的摩尔定律，而是通过一些创新的设计来让这个信号在芯片里面跑的更快，因此提升了性能。 而华为提到的逻辑折叠，可以理解成将原本平面的电路折叠成多层立体结构，缩短信号传输距离，可在相同芯片尺寸内集成更多晶体管，优化信号延迟和功耗，提升芯片速度与集成度，相当于给芯片装上三维大脑。 华为麒麟二零二六芯片预计今年九月发布的 mate 九十会使逻辑折叠技术首次完整落地。 晶体管密度提升百分之五十三点五，达到两百三十八 m t r n 平方，对标全球一纳米先进工艺水平， 大核能效提升百分之四十一，兼顾高性能与低功耗续航发热控制实现质的飞跃。最高主频提升百分之十二点七，主频突破三千兆赫兹，运算响应速度大幅增强。 另外，华为还提到，按照这条路线，到二零三一年，高端芯片会达到接近一点四纳米制成对应的晶体管密度水平。 注意啊，这里说的不是真的会做出一点四纳米芯片，而是可能通过架构封装和系统设计，用另一种方法达到接近那个水平的性能。 所以换句话说，以前行业想的是怎么把晶体管做的更小，现在可能是开始变成怎么让晶体管携同更聪明。如果这条路真的跑通，影响的可能就不只是华为了， 因为它意味着未来半导体竞争未必只有谁先做到几纳米这一种答案，更重要的是它能重新定义答案。 这种架构推动了中国的这个科技产业从一个跟跑者变成了一个规则的参与者，甚至是规则的主导者，这个对于我们的日常生活和产业升级都是一个非常非常大的一个里程碑。

对于掏定律，我就问两个问题，逻辑堆叠技术下的局部热密度高和高热造成的芯片寿命大幅缩短如何解决的？普通人听到折叠第一时间想到的是虫洞折叠空间达到两点间的最短路径。 逻辑折叠试图在设计上将平面化的通信改为三 d 立体结构，两个芯片不再进行平面抵达，直接在三维空间到达目标位置。 听起来是很快，但是三 d 堆叠技术提出了几十年了，为什么大多数还是采用二点五 d 技术？如果你用过电器，你会注意到一个现象，所有电器使用一段时间后都会变烫， 也就是产生热量。学过基础物理的就知道的一个概念，电子流过电阻产生热量，而芯片是极小电压与电流设计的弱氮技术， 但本质仍是电子在具有电阻性质的介制中流动，因此同样会产生热量。而你听到的芯片频率就决定了芯片内电子的逻辑的计算速度， 频率越高，代表单位时间通过的电子数量越多。你想到了什么？没错，热量二点五 d 封装的技术本质上每个芯片仍然直接暴露于外部，具有更大的散热面积。 但多层折叠最大的问题，每一层的散热空间都被压缩，且上下方仍然有高热量热源，阻碍每层芯片的散热效率。也就是你自己本身很热，头上还放个炉子在产生热量，没被热晕已经是烧高香了。 芯片亦如是。何庭波提出的逻辑堆叠，理论上是通过设计在三对堆叠中找到每层芯片通信的最优路径来加快通信效率，以空间换时间的方法来达到时间最优解，但空间折叠最严重的问题在何庭波的理论中并没有具体表述， 也就是只从理论上考虑了时间最优解，放弃解决局部高热量密度问题的工程。实际也就是因为此高温造成的第一个问题就是芯片使用寿命大幅度缩减， 因为你所熟知的高温造成的问题在芯片内同样存在。这里想想看高温会有哪些问题？如果再加上冷热交替呢？因为无法散热，芯片在到达高温状态后要么强制运行直到烧毁，要么降低性能换取降温，而这也是很多手机发热就会变卡的原因。降频、 三 d 堆叠、 chiplets、 心力拆分、持续优化、缩短走线延迟等等技术是高端芯片设计师的必备能力，而不是可选能力。核的理论本质上仍是设计层面的优化，无法突破智重优势的物理极限。 宣称的等效一点四纳米制成。从工程角度看，这个说法混淆了系统提升和工艺制成进步的概念。 先进制成的核心优势是晶体管缩小带来的物理级改进，包括更高的密度、更低的电压、更小的电容以及更短的互联等等。物理层面的特性在实际制造过程中具有更成熟的落地性。掏定律是一个理想状态下的设计思路，短时间感觉仅作为理论路线， 因为解决多层堆叠的散热问题的难度不亚于华为自己生产出两纳米芯片。睡觉，晚安。

上一期华为掏定律的视频火了啊，我看了圈评论，有三个问题被问的最多，第一个就是掏定律的三 d 堆叠，和之前的三 d 堆叠有什么区别？第二个呢，是台机电，有最先进的光刻机，为什么不做这个技术？还有呢，就是这种形式，它散热怎么办？关于这些问题，我做了一些调研，又托华为的朋友帮我打听确认了一下，所以本期视频 把这三个问题尽可能说清楚。点赞，上车，我们正式开始啊！第一就是韬定律的三 d， 和你以前听过的三 d， 它并不是一回事，华为在论文里用的是逻辑折叠，并没有自称是三 d 堆 叠，但供应链上也是垂直堆叠加混合键合，它和广义的三 d 堆叠确实是同源的，所以确实可以放在一起。对照来讲， 那你以前听过的三 d 堆叠基本上是两类，一类呢，是存储级，比如说 hbm 内存，把存储单元在 z 轴方向堆起来。这个呢，在二零一零年代啊，就已经比较成熟了。而另一个呢，则是封装级，比如说苹果 a 系列芯片啊， p o p 内存 d s o c 华为 mate 八零 pro max 双 d i e 叠封， 把两颗已经做好的独立芯片在封装阶段给它叠起来。滔定律说的则是第三类，单 d i e 内部标准单元力度的逻辑层堆叠。 说人话，就是把同一颗 cpu 内部的关键电路从一层来折叠到两层，层和层之间用混合键合连接。注意啊，这里是标准单元密度，不是整块芯片叠整块芯片，而是 cpu 内部的电路单元按单元级别去拆到两层。 而这个技术呢，则是台机电，包括英科尔商用产品目前还都没有做到的。他们的量产方案呢，目前确实都停留在模块级别。那具体的数据呢，我也翻了华为官方的论文， 华为给的目标是麒麟二零二六，在不换工艺节点的情况下，晶体管密度从幺五五能长到二三八，能效提升百分之四十一，频率提升百分之十三。 第二个问题呢，就是台积电、英特尔，哎，他们都有先进的光刻机，为什么不做这个技术呢？谁跟你说他们不做呢？他们也在做，但时间表完全不一样。台积电啊，当前间隔距离是六微米，二零二六年二月才刚刚正式进入 高量场环节，那规划到二零二九年能降到四点五微米。而英特尔呢，当前是九微米，下一个目标呢，是要做到三微米。那华为论文里给麒麟二零二六的剑核间距呢，则是一点五微米啊。 如果这个数据没有夸大的话，这个工艺在数字上确实已经领先于台积电和英特尔当前的量产指标了。不过呢，这其中还有两点我就要说清楚。第一就是台积电，英特尔的三 d 堆叠主要浮于大蒜粒 ai 芯片和服务器， cpu 是 模块级的， 而华为首发于消费级的 soc， 它是单元级的，这个呢，是行业里之前应该是没有先例的细分。第二就是更关键的优先级， 台积电的主路，他还是几何缩微 a 十四节点，光逻辑密度他还能再涨百分之二十以上。也就是说啊，他们没有必要现在就把所有筹码压在那个三 d 上，而华为则是几何缩微的下一层几乎被完全堵死了，国际上的先进技术根本不像咱们开放，所以三 d 折叠是被现实推上去的。主路 业是为什么我昨天视频里会说，塞翁失马焉知非福。第三啊，这么叠的话，散热怎么办？工程上，业界对于三 d 堆叠的散热有几条主流的解法，华为的论文里明确指出了其中一条。 第一个呢，就是架构层简热业界通用的做法，把不会同时工作的电路堆在一起啊，每一时刻每一层，它只有部分电路在发热。 第二呢，就是 t s v 啊，导热同柱，业界的主流方案，比如说华为的 mate 八零 pro max 双 d i e 迭峰已经在用了硅铜孔呢，不只用来传递信号，也是热量的投入，把热从内层导到外层。第三呢，则是低温混合键合。这一条呢，就是华为论文里明确点出的两大技术支撑 之一，降低键合工艺的温度，给堆叠层之间省出热预算。这个可能也是为什么啊，这个技术会在华为手机上现出， 因为散热在手机这种五瓦级的这个 soc 上，它是能搞定的，但不代表在 ai 服务器这种上百瓦级别的大芯片上也能搞定。华为的路线图里其实也承认了这一点啊，升腾真正引入逻辑折叠是二零三零年， 比二零二零年的手机线整整晚了四年。这四年的差距，本质上就是手机和 ai 大 芯片在散热上的物理差距，可能还需要更多的时间去攻克。 所以呢，三个问题结合起来看啊韬定力的三 d 是 行业前沿方向，技术上，不只是华为一家在研究，但在工程落地的紧迫性和实施力度上，华为做到了别家现在没有做到的事。 台积电会做，但更慢，目前也更粗，散热是真正的难点，但手机级目前来看是有了解法， ai 服务器级可能要等到二零三零年。 所以说啊，华为二零三一年那个等效一点四纳米支撑目标，这里的等效指的是密度等效，而不是工艺等效。同样算力能力，不一定就是同样的功耗和性能。总之呢，最近的观察窗口还是今年秋天 mate 九零上的那颗千芯片是骡子是马，到时候真可以拉出来溜溜。

华为的韬地力到底是什么？我用大白话给大家彻底讲明白以前的摩尔定律，大家可以这么理解啊，就台积店开了一家超级餐厅啊，店里面呢，能摆一百张桌子，同时容纳一百桌人消费，那你想算力啊，效率自然非常强。 而华为呢，因为这个光刻机受限嘛，所以呢，只能摆十张桌子，那么单纯从空间和硬件上来比呢，十桌肯定比不上一百桌嘛，天然纯的差距。 那么怎么办呢？哎，为了提高整体的承载力，包括经营效率，哎，华为就想出了两种解决方案，也就是套定率。其中就有两个新的概念啊，叫做几何折叠和时间折叠。 第一，到底什么是几何折叠啊？说白了也就是空间堆叠，你看，既然平面的空间不够，那我们就做立体隔断嘛，多层布局嘛，下面摆十桌，上面能不能再摆十桌，通过这种立体的布局呢？那我们整体的效率在空间上先做一个翻倍， 这也就是大家所说的先进封装啊，什么三 d 堆叠逻辑折叠技术，核心就是拉满空间的利用率。那么第二个就是时间折叠，又是个什么呢？说白了就是提升餐厅的翻台率。 传统芯片预算，就像一桌人吃饭，可能需要五十分钟甚至一个小时他才能吃完，然后轮下一桌。那华为的通过价格的优化、互联优化调度、信号传输，数据运顺等等，把时间大幅压缩，你要一个小时吃完一轮是吧？那我这边三十分钟就吃完了， 那么这样的话，我就可以在同样的时间让更多的客人在这里吃饭，大幅提升这个时间的运营效率，总结下来，说白了就是空间不够，立体来凑，速度不够呢？效率来补。 那么当然，这个韬定力并不是替代摩尔定律的一个终极方案了，真正的终极路线，它一定是要两条腿同时走路的， 就是你一边要深根传统先进自身的摩尔定律，同时一边呢，哎，用这个韬定力，然后系统的去做集成突破，双向互补 限阶段呢，因为我们没有这个 euv 光刻机，没办法像胎记的那样无限扩容整个餐桌的数量，所以呢，只能通过这种堆叠技术构建优化，效率提升，从空间、时间两个维度整体去弥补先进制程的短板， 这也是滔天帝诞生的核心意义。当然了，今年资本市场因为还没搞懂到底是个啥，所以先炒先进封装。先进制程 之所以热度非常空前，是因为华为把这套原本零散的技术方案上升到了一个行业理论体系的一个高度，所以呢，这给市场呢， 零到一的没有听说过的全新赛道，其实并不是什么全新的东西，大家要理性的看待，因为这条路的落地周期还是非常漫长的， 并不是一蹴而就的。本质呢，其实你可以理解为就是摩尔定律的物理红利，他其实已经走到尽头了，那么后摩尔时代的算计竞争，最终一定是拼系统对叠架构协调，包括时空综合的利用效率啊。

传统芯片是平面芯片，像一片瓷砖为 id 设计，因单块性能有限，那就多铺几块芯片吧，就像铺地板砖一样铺一层，这属于吃本的，封装空间不够，平铺咋办？那就一层层堆落起来， 哎，就像搬砖技巧那样，堆起来就是所谓的三 d stocking。 三 d 堆叠，这只是封装方式，芯片依旧是平面芯片，这样堆叠后相对于担心信息猎入，反而会变长， 直延增加，发热增加。而 u 级折叠说的不是封装的事，而是从设计之初就是立体电路结构的芯片，设计原则就是逻辑电路最短最优化，减少反应延迟。所以逻辑折叠从设计到生产端，就是一块三 d 立体芯片。其他所谓三 d 堆叠，仅指的最后封装阶段将多块平面芯片堆叠，本质都不一样。最基础的就是现在国外都用平面芯片堆叠，本质都不一样，最基础的就是现在国外都用平面芯片堆叠，本质都不一样，最基础的就是平面结构。 想搞华为这个，他们连设计软件都要重做，一切设计结构都要推翻，重头来是错误，能搞成啥样也不知道啊。设计软件做出要多久，这些却压根没人提。专家们说，早已有的三 d 堆叠，却只是封装仿真阶段才会出现的三 d 结构，可华为根本上就不是一种芯片了。

催着我打呀，别人可以给自己的技术起名字，华为给自己的路线起个名字叫掏定律，就变成了华为又玩营销。兄弟我实在难以认同你这种假装。这句话暴露了兄弟你把三个层级的东西混在一起了。首先华为掏定律不是逻辑堆叠，这个一定要搞清楚再黑。 掏定律真正讲的是从几何缩微转向时间缩微，以前的芯片升级靠把经济管做小，以后越来越靠缩短信号路径，减少数据搬运， 这个叫做时间缩微。所以掏定律是总方向总缸，而逻辑折叠只是一种架构思路，核心是重新组织数据流，三 d 堆叠是物理实现的手段之一，你能把掏定律，逻辑折叠，三 d 堆叠全混成一句，不就是堆芯片吗？ 都好比把高铁地铁，城市交通调度全理解成不就是修路吗？属于听过名词但完全没懂。最直白的告诉你，三 d 堆叠是怎么盖楼，逻辑折叠是数据怎么走，掏定律是为什么未来必须这么干， 明白吗？这句话一出来直接暴露了你根本没有理解现在芯片为什么要堆一点，问题是你现在还能无限的做单科吗？现在先进制程恐怖的是技术本身吗？良率暴跌，功耗爆炸，发热恐怖，你知道吗？因为单科无限变大这条路已经快撞墙了呀，所以现在大家都在拼命的堆叠贴啊。如果你不懂，可以去看看苹果的 m 系列的 out， 明白吗？不到黄河心不死，反正不管不听。哎，华为做不出来，就是这不对，华为换条赛道就是营销，好一个坚定的信念。所以能解答你的问题了吗？我是陈十一，拜。拜拜。

好，今天来跟大家讲一下什么是华为套定率啊，这两天在互联网上特别火，我呢以前学的是电子，现在呢，本来也是一个嗯，电子的爱好者，跟大家讲一下啊，看看讲的不好 呃，请大家理解视频，视频呢比较长，但是呢，内容都是原创的。第一个呢，什么是华为的套定律？首先呢，华为套定律是一种技术路线，时间微缩是处理一项任务，时间越短越好，其实这一直都是芯片设计的第一性原理，也可以说就是正确的废话。 to 等于 r 乘以 c， to 是 电路中的时间长数， r 是 电阻， c 是 电容，呃，缩短 to 就 压 to 啊，一直是芯片设计追求的目标，从架构、制成、调度、算法等各个维度做到极致，这是全行业的共识。这不仅仅是华为知道，大家都知道， 套呢，包括门电路的开关速度，带内的电子运动路径的长短，带间通信的时延等等。华为套定律的追求是时间缩微，对于华为来说，因为受限于没有 e v a u v 光刻机的原因啊，不得不采取 时间缩微替代传统几何缩微的基础基础发展路径。第二个呢，我讲一下华为套定律与摩尔定律的是什么关系。上面讲了啊，华为套定律呢，追求时间缩微，摩尔定律追求几何缩微，与其同同时呢， 几何缩微的最终目的也是时间缩微。从某种程度上来说呢，摩尔定律是套定律的一种实现形式， 他不断更新制成单个精密管的尺寸更小，从而使门电路的开关变得更快， 提高了精密的管的密度，使得电子运动路径更短。所以说，华为套定律与摩尔定律并不是对立的，这一点是大家要知道啊，摩尔定律是一个总结出来的规律， 是先有摩尔定律再有技术的。 但是总结出摩尔定律之后呢，它就作为嗯，对这个半导体技术 方向的一个指引。二零零五年，其实摩尔定律就已经遇到了瓶颈，当时英特尔奔腾四芯片组， 我未能迈进四 g 的 这个频率大关，当时是他的 ceo， 应该是单膝下跪道歉的十四纳米。以后呢，我们嘴上说的这些什么三纳米、两纳米都不再是传统意义上的晶体管尺寸， 当前最先进的工艺是台积电三纳米 ga 和三星的两纳米 ga 功率。 嗯，目前来讲呢，制程迭代所获得的边际性能的提升已经严重下降，这也是为什么台积电的三纳米 g a a 做出来的芯片比三星两纳米 g a a 做出来芯片性能更优的原因。相当于不是完全的三纳米就干不过两纳米。摩尔定律遇到了 物理墙，相当于在物理层面他做到了极限。目前大家公认的呢，最终的制程至多做到零点八到一纳米的水平，预计也就在二零三零年左右会碰碰墙。 此外呢，新的流水线所需的资金已经达到了两百亿美元的级别，可以说已经碰到了经济墙这两堵墙，在这就导致摩尔定律会失效。 我个人对于套定律作为技术眼睛的指导性作用还是很乐观的。当前呢，带内的食盐主要来自于电子运动路径的长短，而不是逻辑门的开关速度。举个例子， 影响饭店上菜速度的主要原因是菜从厨房到餐桌，餐桌的时间比较长， 而不是因为厨师烧菜的时间长，对吧？假设现在有一个饭店 a 只有一层，面积和足球场一样大，另外呢，有一个饭店 b 有 两层，每层有半个足球场那么大。其实这两个 这两个饭店的规模是一样的。显然，饭店 b 的 上菜速度更快，因为有，有电梯，有楼梯。 当然，这是在忽略了制程差异的情况下，得出的结论就是制程我先不管，因为饭店 b 遵循华为套定律的设计思路，采用了逻辑折叠技术，所以饭店 b 的 上菜速度更快，也就是 时间更短，效率更高。第三呢，我想讲一下逻辑折叠，逻辑 folding 才是这一次华为发布透定律的技术核心， 折叠是堆叠最简单的形式。谈到堆叠啊，其实很多年前就已经有了应用。大家还记得双核处理器是什么时候出现的吗？没错，就是刚才说的二零零五年，当时因为 没有能占上四 g 的 频率，所以英特尔发布了首款奔腾 d 双核处理器。此后呢，堆核心的思路被广泛采用，英特尔和 amd 陆续发布了后来的四核、八核乃至九十六核 cpu， 当前的桌面显卡，呃，最强 gpu nv 的 五零九零也是搭载了 两万一千七百六十个扩大核心。以上这些呢，都是堆叠技术的实际应用，只不过他们都是平面对叠。那么再来看看三 d 堆叠。三 d 堆叠呢，更多的是指一种封装技术 呃， amd 五八零零叉三 d 首次将高速缓存覆盖在计算机核心的上层，计算核心的上层，三星刚刚宣布实现九百层 n 的 堆叠，采用了长星存储的专利。最新的台积电的三 d 堆叠方案是 sock 和 coos。 三星的三 d 堆叠方案是 xq 的， 都是基于带的堆叠，对吧？基于带的堆叠就是呃，基于 呃一定规模的芯片的这种堆叠嘛。现在来说说华为的逻辑堆叠，逻辑 folding， 它的思路是这里所说的逻辑逻辑 是指逻辑门电路，也就是电路层的折叠，属于电路层面的重新排列，单晶片就可以是三 d 结构的， 三 d 结构就说明至少是两层嘛。从思路上来看，比现阶段的三 d 堆叠就是基于代的三 d 堆叠更先进。理论上上线 就华为的这个逻辑折叠上线会更高啊。补充一句，历史上出现过堆叠效率不高以及发热严重而被淘汰的案例，例如 n v 的 sli 和 amd 的 crossfire gpu 的 互联技术，这个是因为效率不高被淘汰的。或者前面提到的 英特尔奔腾 d 双核处理器，它也叫胶水双核，它发热很严重，后来这种技术也被也被淘汰，是吧？第四个呢，我想谈谈中远期的这个展望。 呃，何廷波表示呢，到二零三一年，基于华为套定率的芯片可以达到等效，是一点四纳米的水平。注意一下，这里是等效在这里的意思啊。我的理解是，呃，单芯片的性能差不多和一点四纳米工艺性能相当， 但是呢，这里面的能耗的表现，功率密度等等，我认为还是有更大的差距的。从线路走向来看， 台积电二零二七到二零二八年可以达到一点四纳米的水平，预计二零三一年铜器的制成大约可以到零点八到一纳米的水平。也就是说从单从芯片的性能层面来看啊，二零三一年我们预计 落后先进时程制成三到四年的时间，可以说大幅缩小了差距，拉近了距离。如果这这样的预期能够实现，我们大家一定要为华为点赞。 此次呢，华为发布套定论的另一层的意思就是希望更多的科技公司和组织能够参与到这个技术路线的探索和研究中来。那么带来一个问题，呃，已经有不少呃，网络的这个自媒体啊在问， 如果有先进制成的公司，比如说英特尔 n v， 他 们在结合了华为掏定律逻辑折叠技术之后，是不是就 真的强强联合，把我甩的更远了？也就是如果摩尔也掏了，那我们怎么办？我想是这样的啊，如果他们确实能做到的话，一定会重新把我们甩远，这是 没有疑问，但是呢，有两个因素我觉得短期内并不容易实现。一是华为已经有了六年的逻辑折叠的技术积累，在这项技术上华为应该是领先的， 能不能领先六年，我现在说不好，但是一定是领先，这一点是可以确定的。二是越先进的制成越难实现逻辑堆叠，也就是说七纳米比三纳米更容易实现 逻辑折叠，也就是说华为目前七大米它更容易折叠，台积电三大米它更难折叠。我们在 这个难易程度的区别啊，一定程度呢，给我们时间窗口。呃，此外呢，我们也在研究 e v e u v 的 光刻机，并不是，在摩尔定律方面我们 并不是停滞不前啊，也想有突破，也想有突破。华为套定律的核心呢是逻辑折叠，进一步会引进成为多层逻辑堆叠，以至于最终会 产生我所认为的啊，原生三 d 逻辑电路，也就是三 d 光刻。这只是理论上最终是这样的，是三 d 装光刻。举个例子，现在所做的是将两张纸叠在一起，对吧？折叠， 或者说一张纸折叠起来，进一步的是做成一本书，但是你还是能分辨出他是一张纸一张纸叠起来的，最终呢，他本来就是一个立方体， 原生就是立体，而不是一层一层一层堆叠而来，它一生产出来，一设计出来就是立体的，对吧？这是我所认为的最终的形态。原生三 d 逻辑电路，也就是三 d 光刻，对吧？呃， 最后呢，我想，嗯，讲讲我，呃在理论之外的一些一些认识啊，也是 有一点泼冷水，但是我还是要讲以上呢，我所讲的都是理论层面的。其实从工工程来看啊，需要做的事情还有很多很多，甚至比自研 euv 光刻机还要难， 因为它需要重构芯片的设计思路，重新设计 eda 软件效率评估，良率保证的难度是指数级增长 乃至操作系统的调度，算法的匹配，所需要的材料和散热技术都是当前在我的认知内很难很难实现的。嗯，不知道已经研发出来的三百八十一款芯片是什么性能，什么效率。 嗯，这样的话，只有让我们期待华为在金秋发布的新产品的一些性能的和效率的评估吧。呃，我相信总的来看是乐观的啊。是乐观的，但是只是一种无可奈何的技术追赶路径， 而不是弯道超车。呃，最终呢，形态一定是 摩尔定律和托定律的相结合，这两点不是矛盾的。既要摩尔也要托。好，谢谢大家啊。

华为提出的这个套定律到底是什么？直白一点说啊，这并不是一项新的研发的黑科技，只是把已经成熟几十年的堆叠技术重新总结提炼起了一个新名字，本质就是一次行业认知纠偏，认知纠正啊。但这件事呢，对我们的这个 a 股的半导体市场影响非常深邃， 一旦市场接受这个逻辑啊，芯片不再比拼纸面的纳米数字，而是比拼低一点集成能力，那长江船主中心国际这些国内企业的真实技术实力啊，就会被市场重新定价，整个半导体板块的逻辑啊， 都会彻底改写。那我们继续这个深挖这个套路定律啊，他背后的这个堆叠技术的发展史啊，我们一次性给大家讲明白，这个现在市面上炒作的这个两纳米、三纳米这个芯片啊，根本不是晶体管物理尺寸真做到这么小，本质全是靠三 d 堆叠技术堆出来的。 这个所谓的纳米制成早就不是真实物理尺度，只是行业内部的这个性能。换算单位， 这个台积电啊，三星最新一纳米工艺，实际炸极尺寸啊，都在这个四十五纳米以上上下。 这个说白了就是把这个成熟制成的元器件啊，都垂直立体对叠集成。那这个对叠技术的这个发展史，我们再捋一下啊，这个早在一九六四年啊，独具仪器就率先提出了三 d 集成电路的概念，算是整个对叠技术最早的这个理论雏形。 从那时候开始呢，行业就已经从研究垂直集成，就已经在研究垂直集成的。是这个时间啊，来到这个两千年啊，我们国内的这个北大的张圣东博士正式提出了芯片堆叠的核心概念，把理论进一步的细化，把理论进一步的落地细化， 为后续技术研发打下基础。到了两千零九年啊，法国企业率先实现了金元级堆叠的技术落地， 真正露出了可实现的产品原型，让对叠技术啊从实验室走向了实际运用的。二零一八年， 比利时的 rmc 实验室啊，彻底攻克了规模量产的三 d 对 叠技术。自此啊，这个技术啊完全成熟， 各大厂商开始大规模布局相关专利。所以啊，这个对叠技术啊发展了几十年，早就被海外这个巨头吃特啊，核心专利大部分都掌握在英特尔、台积电、三星这些企业手里。

芯片行业要变天了，但不是因为光刻机，而是因为两个你完全想不到的行业。五月二十五号， 华为发了个东西叫掏定律，在各大微信群中引发了激烈争吵。有人说华为的逻辑折叠，这不就是三 d 堆叠换皮吗？台积电的堆叠工艺， 韩国三星的 hbm 都玩多少年了，华为搁这重新发明轮子呢？还有一些媒体在那里探讨各种意义，扯到贸易战之类更是离题万里。今天这条不吹不黑，就干两件事。第一，用一个大白话比喻， 把逻辑折叠和三 d 堆叠的区别给你讲透，听完你还觉得是换皮算我输。第二， 告诉你，这玩意出来，到底谁在闷声发财，不是设计，不是设备，也不是半导体材料，是另外两个赛道正站在风口上。华为讲的芯片不是大家最熟悉的 cpu 或者 gpu 单品，而是 soc 芯片是一整套芯片集群，最常见的 soc 就是 手机芯片， 比如高通枭龙、联发科天玑、苹果 a 系列，以及今天的主角华为海思麒麟。 soc 芯片内部总共可以分为三大模块，逻辑模块主要有 cpu、 gpu、 npu 是 大脑，负责计算与决策。 存储模块主要有 slam、 缓存、内存。控制器是记忆，负责暂存和搬运数据。模拟模块包括射频、电源管理、音频等，是感官与接口，负责连接真实世界来上比喻这个比喻你要是听懂了整件事，你就懂了百分之九十。 想象一下， soc 芯片就是一个交通系统逻辑模块， cpu、 gpu 是 飞机数据，通过飞机的时速是九百公里。存储模块是火车数据通过火车的时速是三百公里，模拟模块 是汽车，数据通过汽车的时速是一百二十公里，他们的最优速度天生就不一样。传统 soc 是 什么？是修了一条大马路，让飞机、火车、汽车全挤在上面，数据通过汽车是一百二十，数据通过火车是三百，数据通过飞机是九百。 出什么问题？为了兼顾三者的速度差异，不得不牺牲汽车和飞机的最佳速度。汽车速度升为三百，飞机速度降为三百， 于是出现了很多高端手机的信号，其实还不如工艺更落后的诺基亚情况。这就是传统芯片的工艺。锁死？那传统三 d 堆叠做了什么？他想了个办法，把汽车挪成三层，把火车挪成三层，把飞机挪成三层。同等面积下，单位时间通过的数据总量 确实比原来一层的汽车、一层的火车、一层的飞机要多。但有个致命问题没解决，他们脚下的路还是同一种路，数据通过飞机的速度上线，仍然被那条混合马路锁死， 不得不照顾汽车和火车的节奏。一句话，传统三 d 堆叠只是把同类交通工具挪高了，让数据流量变大， 但没有解决路本身就是混合路这个根本瓶颈。那逻辑折叠做了什么？不是盯着落更多层的飞机、汽车、火车，也不是追求用更小尺寸让飞机飞得更快，而是直接建三条完全不同规格的专用道路。逻辑层飞机跑道 用最先进的三纳米工艺铺，专门为高速起降设计，全力冲刺九百公里，不用管火车和汽车。这条路上，飞机处理数据的吞吐量能拉到物理极限， 存储层重在铁轨，专门为火车的高密度大容量设计，三百公里满载跑，不用被飞机跑道的标准绑架，火车的数据货运量直接拉满。模拟层，柏油公路专门为汽车的稳定低成本设计，安安稳稳一百二十公里， 不承担天价跑道成本，汽车的通行效率按自己的节奏走。然后这三条专用道路通过超级立交桥，在垂直方向上无缝连接。飞机、火车、汽车。物理上各有各的路，但功能上是一个协调运转的整体系统。核心区别一句话， 传统三 d 堆叠是在同一条混合马路上把交通工具层高摞高，通过的流量确实变多了，但路没变。逻辑折叠是直接修了三条专用高速路，彻底变了。逻辑层，飞机跑道独立制造， 用最先进的三纳米工艺晶体管极致优化，全力冲刺高频，不需要迁就模拟电路的耐压要求，也不需要迁就存储的密度。优化。存储层，火车轨道独立制造， 用专门的 sram 高密度工艺，可以做到比逻辑芯片内嵌 sram 高得多的存储密度，不需要被逻辑芯片的工艺节点绑架。磨腻层， 汽车公路独立制造，用成熟稳定的二十八纳米甚至六十五纳米工艺，高耐压、低噪，升高可靠性，不需要承担先进制程的天价成本。而且有个数据特别硬，逻辑折叠在不改工艺节点的前提下， 单代干出百分之五十五的晶体管密度提升，按传统摩尔定律，这得两个制成节点三年时间才能追上来。同一个工艺平台性能待机飞跃，所以那些说换皮的属于没搞懂，一个是建交通工具，一个是道路重新规划，根本不在一个维度上。 当然，逻辑折叠和三 d 堆叠并不互斥，两者可以兼容，变成多层交通工具，跑在不同的专用道路上。 好技术讲透了，说第二件事，这东西出来，到底立好谁？答案是封装和散热，而且不是小立好，是直接把这两个行业从配角推到了 c 位。先说封装，刚才那个比喻里，三条专用高速怎么通过超级立交桥在垂直方向上无缝连接，靠的就是封装。 逻辑折叠的核心物理主体就是封装，过去封装干嘛的？芯片造好了，装壳引角追求就仨字，小薄、便宜。 成本占整颗芯片大概百分之十，妥妥的厚道配角搬运工。逻辑折叠时代， 封装从搬运工变成了路网总工程师。三层有缘芯片各自造完，要通过混合键合和规通孔在垂直方向上融合成一颗芯片，融合的精度直接决定待宽、延迟、工耗 量率。封装不再是把造好的芯片装起来，而是芯片制造的最关键，一公里成本占比从百分之十直接干到百分之三十到百分之四十。价值重估极强。数据说话， 全球先进封装市场二零二一年三百七十四亿美元，二零二七年预计冲到六百五十亿，涨百分之七十四。混合建核设备市场年复合率六十九百分之， 远超行业均值。更现实的是，华为今年秋季的新麒麟，就是第一颗完整搭载逻辑折叠的手机旗舰星，封装环节的订单和业绩确定性非常强，封装第一，受益主线 最硬。再说散热，这赛道可能比封装还猛。逻辑很简单，三条专用高速垂直堆叠，飞机在上面，火车在中间，汽车在下面。密度高了，但散热路径被严重压缩。平面时代，每个晶体管直接通过表面，散热 路径短，面积大，散热是事后活配风扇贴散热片。逻辑，折叠堆三层甚至更多之后，底层热量要穿过上面好几层才能出去。导热路径变长，热阻变大，层间热藕合 散不掉，再先进的架构，也只能降平。散热从事后配套变成了设计硬约束。传统铜铝散热，热导率三四百已经到物理极限了。这时候，一种材料被推到聚光灯下， 金刚石 c v d 金刚石热导率两千到两千两百，铜的五倍，铝的十倍，还绝缘，耐高温，化学稳定，目前唯一能覆盖芯片级、封装级、模组级三层散热需求的最优材料。关键是， 产业化拐点已经来了。二零二六年，产业界叫它金刚石散热产业化元年，全球市场预计破十二亿美元，增速百分之二百一十四，国内首条八英寸金刚石热成片产线已投产，热导率两千到两千二百， 通过英伟达、华为认证。美国 acash systems 今年二月已经交付全球首批搭载金刚石散热的 h 二百 gpu 服务器，不是 ppt， 是 商用交付。开元证券预测 到，二零三零年，仅 ai 芯片领域的金刚石散热市场四百八十亿到九百亿人民币。逻辑，折叠堆得越高，散热挑战越大，金刚石价值越突出。这两条线高度藕合，互相成就 好。总结，第一逻辑，折叠不是三 d 堆叠换皮，一个造更多层的交通工具，一个解决路怎么修，不是玩概念， 是设计范式的进步。第二，掏定律最大的受益者不是设计，不是设备，是风装和散热。这两个曾经最不起眼的配角被推到了性能竞赛的最中央，风装从搬运工升级为路网总工程师， 散热由事后配套变成设计应约束。掏定律能不能真正成为定律，需要时间检验。但有一件事确定 后，摩尔时代的芯片竞赛，战场焦点已经不仅仅是光刻机了，还有风装厂的对准台和散热材料的导热路径上。这就是滔定律最值得你关注的地方，下课！

华为掏定律等于抄袭国外三 d 堆叠？全网谣言揭穿，别被带节奏，二者根本不是同一技术！最近全网吵翻天了，一边是全网热议华为掏定律， 麒麟二零二六直接对标英伟达高通国产芯片弯道超车。另一边无数网友疯狂质疑，什么掏定律？说白了就是国外玩烂的三 d 堆叠，换个名字包装一下，本质就是抄袭套壳，根本没有原创技术。两种声音吵得不可开交，甚至很多数码博主都在带节奏，说华为只是捡别人十几年前剩下的技术。今天我不讲空话，不玩概念， 只用硬核底层逻辑，一次性把真相扒到底，到底是改名套壳，还是真正的国产颠覆性突围？听完这条你全明白。 首先不可否认，三 d 堆叠二点五 d 先进封装确实是国外深耕了十几年的成熟技术，英特尔、台基顿、三星早就大规模商用，靠堆叠芯片缓存内存提升算力，这套方案国外确实玩的炉火纯青。也正因为都带堆叠两个字，百分之九十的网友直接把两者划等号，这恰恰是最大的认知误区， 大家一定要死死分清。国外传统堆叠和华为掏定律根本不是一个维度的东西。国外的三 d 堆叠先进封装，核心逻辑是成品堆叠，简单直白讲，他是把已经完整生产好流片完成的芯片内存、缓存像堆积木一样上下拼接组合在一起， 它的底层前提依然高度依赖三纳米、五纳米的先进制成，离不开 asmel 的 uv 高端光刻机，只是在做好的成品上做物理叠加，优化芯片本身的架构逻辑计算方式十几年都没有本质改变，本质上是在原有隧道上改良升级。 而华为的韬定律完全是降维式的底层创新，它根本不是成品拼接，而是芯片内部架构计算逻辑的垂直折叠重构。不是把做好的芯片堆起来，而是直接从芯片设计源头重新定义晶体管排布重构计算路径，压缩信号传输距离， 通过架构优化直接实现普通 dv 光刻机就能做出等效三纳米级别的算力性能，彻底绕开国外光刻机先进制成的技术封锁。一个是在别人定好的赛道里拼积木做改良，一个是直接换掉隧道重构底层逻辑，实现颠覆性突破。 两者的技术原理核心壁垒，实现路径天差地别，根本不存在照搬抄袭一说。国外堆叠是物理层面的拼接，华为韬定律是逻辑层面的革命， 这也是为什么麒麟二零二六能用普通光刻机就实现了对标高端旗舰芯片的算力。不是国外技术不行，是华为换了一套全新的技术逻辑，直接弯道超车。 网上那些带节奏说套壳抄袭的，要么是根本没看懂底层原理，要么就是故意带节奏忽略最核心的架构创新。所以问题来了，看完硬核拆解，你觉得华为掏定律是网友口中的改名套壳，还是咱们国产芯片真正打破国外垄断的技术突围？懂芯片懂技术的朋友，评论区留下你的真实看法。

散热也是逻辑折叠必须解决的关键问题，我们的思路是在物理设计阶段引入热感知的 parton 和 placement， 降低折叠后的风值、功率、密度，避免热点叠加，同时优化风装散热方案，从系统层面优化热量导出路径。再看看良率和成本收益，我们发现良率不会变差， 反而有机会获得良率后成本的收益。主要有三个方面的原因，第一是逻辑折叠后上下层单带的尺寸，他显著的缩小单带良率，提升整体良率已两地相当。第二，高效率的折叠工艺引入的良率损失 我们做到了几乎可以忽略。第三，结合良率友好的设计，并充分利用上下层带他各自的工艺优势，可以获得相对于两地方案的良率和成本收益。